JPH03250619A - Pattern formation - Google Patents
Pattern formationInfo
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- JPH03250619A JPH03250619A JP2045588A JP4558890A JPH03250619A JP H03250619 A JPH03250619 A JP H03250619A JP 2045588 A JP2045588 A JP 2045588A JP 4558890 A JP4558890 A JP 4558890A JP H03250619 A JPH03250619 A JP H03250619A
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- resist layer
- layer
- etching
- resist
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- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
[産業上の利用分野J
この発明は、半導体装置の製造方法に関し、特に大規模
集積回路におけるパターン形成方法に関するものである
。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application J] The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for forming a pattern in a large-scale integrated circuit.
[従来の技術]
第2図はこの種の従来のパターン形成方法を示す側部断
面図であり、図において(1)は段差基板である。(2
)は段差基板(1)lに上面が平坦になるように塗布ベ
ーキングされた下層レジスト層であり、段差基板(1)
からの反射を防ぐため、露光光を吸収する色素を含んで
いる。(4)は下層レジスト層(2)上にSOC(スピ
ンオングラス)を塗布ベーキングして得られた中間層、
(5)は中間層(4)の上に薄く塗布されベータされた
上層レジスト層である。[Prior Art] FIG. 2 is a side sectional view showing this type of conventional pattern forming method, and in the figure (1) is a stepped substrate. (2
) is a lower resist layer coated and baked on the stepped substrate (1) so that the top surface is flat;
Contains a pigment that absorbs the exposure light to prevent reflection from the surface. (4) is an intermediate layer obtained by applying and baking SOC (spin-on glass) on the lower resist layer (2);
(5) is an upper resist layer that is thinly coated and betated on the intermediate layer (4).
このような配列のレジストの加工方法は次のように与え
られる。A method of processing a resist having such an arrangement is given as follows.
第2図(a)に示したように段差基板(1)〜上層レジ
スト層(5)を形成した後、(b)のように上層レジス
ト層(5)を露光、現像し、パターンを形成する。次に
、(C)に示したように、上層レジスト層(5)をマス
クとしてCF4を主成分とするガスにより中間層(4)
を異方性プラズマエツチングする。After forming the stepped substrate (1) to the upper resist layer (5) as shown in FIG. 2(a), the upper resist layer (5) is exposed and developed to form a pattern as shown in FIG. 2(b). . Next, as shown in (C), using the upper resist layer (5) as a mask, a gas containing CF4 as a main component is applied to the intermediate layer (4).
anisotropic plasma etching.
更に、(d)に示したように、中間層(4)をマスクと
し、0.ガスを主成分とするガス雰囲気中で下層レジス
ト層(2)を異方性エツチングする。最後に、(e)に
示したように、下層レジスト層(2)をマスクとし段差
基板(1,)に対してエツチングを行なう。Furthermore, as shown in (d), the intermediate layer (4) is used as a mask and 0. The lower resist layer (2) is anisotropically etched in a gas atmosphere containing gas as a main component. Finally, as shown in (e), the step substrate (1,) is etched using the lower resist layer (2) as a mask.
[発明が解決しようとする課題]
上記のような従来のパターン形成方法においては、段差
基板(1)とのエツチング選択比を大きくするため、下
層レジスト層(2)にノボラック樹脂を主成分とする材
料のみを使用していた。このため、(d)に示したO、
ガスによる異方性エツチング工程においてエツチングレ
ートが小さくなり、従ってこの工程(d)か全体のスル
ーフットを低下させる主要な原因となり、装置の実用化
を難しくするという問題点かあった。[Problems to be Solved by the Invention] In the conventional pattern forming method as described above, in order to increase the etching selectivity with respect to the stepped substrate (1), the lower resist layer (2) is mainly composed of a novolac resin. Only materials were used. Therefore, O shown in (d),
In the anisotropic etching step using gas, the etching rate becomes small, and therefore, this step (d) becomes the main cause of lowering the overall through-foot, making it difficult to put the device into practical use.
この発明は、かかる問題点を解決するためになされたも
のであって、段差基板とのエツチング時のエツチング選
択比を損わずに下層レジスト層に対するエツチングレー
トヲ犬きくシ、スルーフットを向上させ得るパターン形
成方法を得ることを目的とする。The present invention was made to solve this problem, and it is possible to increase the etching rate for the lower resist layer and improve the through-foot without impairing the etching selectivity when etching with the stepped substrate. The purpose of this invention is to obtain a method for forming a pattern.
[課題を解決するための手段1
この発明に係るパターン形成方法は、被加工基板上に異
方性プラズマによるエツチングレートの大きなPMMA
を主成分とする第ルシスト層を塗布しベーキングする工
程と、第ルンスト層上に異方性プラズマエツチング耐性
を有すると共に露光波長の吸収が大きなノボラック樹脂
を主成分とする第2レジスト層を塗布しベーキングする
工程と、前記第2レジスト層の上にSOG (スピン
オングラス)を塗布しベーキングする工程と、前記SO
Gの」二にノボラック樹脂を主成分とし、解像力の太き
な第3レジスト層を塗布しベーキングする工程と、第3
レジスト層を露光、現像によりパターニングする工程と
、パターニングされた第3レジスト層をマスクとしてS
OGを異方性プラズマエツチングにより加工する工程と
、加工されたSOGをマスクとして第2レジスト層およ
び第ルジスト層を異方性プラズマエツチングにより加工
する工程と、加工された第ルジスト層および第2レジス
ト層をマスクとして被加工基板を加工する工程とからな
るものである。[Means for Solving the Problems 1] The pattern forming method according to the present invention includes etching a PMMA film with a high etching rate using anisotropic plasma on a substrate to be processed.
A process of applying and baking a first lucist layer mainly composed of Lungst layer, and applying a second resist layer mainly composed of a novolac resin that has resistance to anisotropic plasma etching and has high absorption at the exposure wavelength on the second Lundst layer. a step of baking, a step of applying SOG (spin-on glass) on the second resist layer and baking it, and a step of baking the second resist layer;
A step of applying and baking a third resist layer mainly composed of novolak resin and having a high resolution on the second layer of G.
A process of patterning the resist layer by exposure and development, and S using the patterned third resist layer as a mask.
a step of processing OG by anisotropic plasma etching, a step of processing a second resist layer and a second resist layer by anisotropic plasma etching using the processed SOG as a mask, and a step of processing the processed second resist layer and second resist layer. This process consists of processing a substrate to be processed using the layer as a mask.
[作 用]
この発明においては、下層レジストを2層に分け、1層
目にPMMAを塗布した後ベーキングし、2層目に従来
通りの露光波長を吸収する色素を含むノボラック樹脂を
主成分とするレジストを塗布し、ベーキングする。この
とき、下層の第1層目にPMMAを使用したことにより
、平坦化およびエツチングレートを上げる。[Function] In this invention, the lower resist is divided into two layers, the first layer is coated with PMMA and then baked, and the second layer is coated with a novolac resin containing a conventional dye that absorbs the exposure wavelength as a main component. Apply a resist and bake. At this time, by using PMMA in the lower first layer, planarization and etching rate are increased.
[実施例]
第1図はこの発明によるパターン形成方法の一実施例を
示す側部断面図であり、(1)は前述と同様のものであ
る。(2′)は段差基板(1)上に塗布され、ベーキン
グされた異方性プラズマエツチングのエツチングレート
の大きなPMMAを主成分とする第1し/スト層である
。(3′)は第ルジスト層(2′)の上に塗布され、ベ
ーキングされた異方性プラズマエツチングのエツチング
時− トの小さな第2レンスト層であり、露光波長を吸
収する色素を含んでいる。(4′)は第2レジスト層(
3′)の」二に塗布され、ベーキングされた5oG(ス
ピンオングラス) 、(5’)はSOG (4’)l冒
こ薄く塗布され、ベーキングされた高解像性を有するレ
ジストである。[Example] FIG. 1 is a side sectional view showing an example of the pattern forming method according to the present invention, and (1) is the same as described above. (2') is a first etching layer mainly composed of PMMA which has a high etching rate in anisotropic plasma etching and is coated and baked on the stepped substrate (1). (3') is a second resist layer coated on the second resist layer (2'), which has a small etching effect during anisotropic plasma etching and is baked, and contains a dye that absorbs the exposure wavelength. . (4') is the second resist layer (
3') is a 5oG (spin-on glass) coated and baked, and (5') is a high-resolution resist that is thinly coated and baked as SOG (4').
これらのレジストの塗装方法は次のようになされる。The method for coating these resists is as follows.
先ず、段差基板(1)上に異方性プラズマエツチングの
エツチングレートの大きなPMMAを主成分とする第ル
ジスト層(2′)をレジスト上面が平坦になるまで塗布
した後ベーキングを行う。次に、第ルジスト層り2′)
の上に露光波長を吸収する色素を含み、異方性プラズマ
エツチングのエッチングレートの小さな第2レジスト層
(3′)を、第11278層(2′)と合わせた厚さが
段差基板(1)の工。First, a resist layer (2') mainly composed of PMMA having a high etching rate in anisotropic plasma etching is coated on the step substrate (1) until the upper surface of the resist becomes flat, and then baking is performed. Next, the first Lujist layer 2')
The thickness of the step substrate (1) is the sum of the thickness of the second resist layer (3') containing a dye that absorbs the exposure wavelength and having a small etching rate of anisotropic plasma etching on the 11278th layer (2'). The engineering.
チングに対してマスク性を有するまで塗布した後、ベー
キングを行う。更に、SOC(4’)を塗布した後、ベ
ーキングを行い、その上に高解像性を有するレジスト(
5′)を薄く塗布し、ベーキングを行う。After the coating is applied until it has masking properties against scratching, baking is performed. Furthermore, after applying SOC (4'), baking is performed, and a high-resolution resist (
Apply a thin layer of 5') and bake.
こうして、第1図(a)のように塗布されたレジストに
対し、先ず、(b)のように、レジスト(5′)を露光
、現像し、パターンを形成する。次に、パターン化され
たレジスト(5′)をマスクとして、(C)のように、
CF、ガスを主成分とするガスにより、SOG (4’
)に対してプラズマエツチングを行なう。The resist (5') thus applied as shown in FIG. 1(a) is first exposed and developed to form a pattern as shown in FIG. 1(b). Next, using the patterned resist (5') as a mask, as shown in (C),
SOG (4'
) is subjected to plasma etching.
更に、エツチングされたSOG (4’)をマスクとし
て、(d)のように第1および第2レジスト層(2’)
、(3’)に対して0.ガスを主成分とするガスにより
異方性エツチングを行う。最後に、エツチングされた各
レジスト層(2’ )、 (3’ )をマスクとして、
(e)のように段差基板(1)に対してエツチングを行
う。Furthermore, using the etched SOG (4') as a mask, the first and second resist layers (2') are formed as shown in (d).
, (3') 0. Anisotropic etching is performed using a gas whose main component is gas. Finally, using each etched resist layer (2') and (3') as a mask,
Etching is performed on the stepped substrate (1) as shown in (e).
[発明の効果]
この発明は以上説明したとおり、被加工基板上に異方性
プラズマによるエツチングレートの大きなPMMAを主
成分とする第11278層を塗布ヘキングする工程と、
第2レジスト層上に、異方性プラズマエツチング耐性を
有すると共に露光波長に対する吸収が大きなノホラック
相脂を主成分とする第2レジスト層を塗布する工程とを
設けたので、第11278層により平坦化およびエツチ
ングレートの増大が実現され、第2レジスト居により基
板エツチングのマスク性を得るようにでき、従って、高
スルーブツトでパターンを形成することができるという
効果がある。[Effects of the Invention] As explained above, the present invention includes a step of applying and etching a 11278th layer mainly composed of PMMA having a high etching rate using anisotropic plasma on a substrate to be processed;
On the second resist layer, a step of applying a second resist layer mainly composed of a noholac phase resin that has anisotropic plasma etching resistance and has high absorption at the exposure wavelength is provided, so that the 11278th layer flattens the etching. Furthermore, the etching rate can be increased, and the masking properties for substrate etching can be obtained by the presence of the second resist, so that patterns can be formed at high throughput.
第1図はこの発明の一実施例を示す側部断面図、第2図
は従来のパターン形成方法を示す側部断面図である。
図において、(1)は段差基板(被加工基板)、(2′
)は第11278層、(3′)は第2レジスト層、(4
′)はSOG 、 (5’)はレジストである。
なお、各図中同一符号は同一または相当部分を示す。
昂1図
51 しリストFIG. 1 is a side sectional view showing an embodiment of the present invention, and FIG. 2 is a side sectional view showing a conventional pattern forming method. In the figure, (1) is a stepped substrate (substrate to be processed), (2'
) is the 11278th layer, (3') is the second resist layer, (4
') is SOG, and (5') is resist. Note that the same reference numerals in each figure indicate the same or corresponding parts. Kō1 Figure 51 List
Claims (1)
トの大きなPMMAを主成分とする第1レジスト層を塗
布しベーキングする工程と、前記第1レジスト層上に異
方性プラズマエッチング耐性を有すると共に露光波長の
吸収が大きなノボラック樹脂を主成分とする第2レジス
ト層を塗布しベーキングする工程と、前記第2レジスト
層の上にSOG(スピンオングラス)を塗布しベーキン
グする工程と、前記SOGの上にノボラック樹脂を主成
分とし、解像力の大きな第3レジスト層を塗布しベーキ
ングする工程と、前記第3レジスト層を露光、現像によ
りパターニングする工程と、前記パターニングされた第
3レジスト層をマスクとしてSOGを異方性プラズマエ
ッチングにより加工する工程と、前記加工されたSOG
をマスクとして第2レジスト層および第1レジスト層を
異方性プラズマエッチングにより加工する工程と、前記
加工された第1レジスト層および第2レジスト層をマス
クとして前記被加工基板を加工する工程とを備えたこと
を特徴とするパターン形成方法。A step of applying and baking a first resist layer mainly composed of PMMA having a high etching rate using anisotropic plasma on the substrate to be processed; A step of applying and baking a second resist layer mainly composed of a novolac resin that has a high absorption of A step of applying and baking a third resist layer containing resin as a main component and having a high resolution, a step of patterning the third resist layer by exposure and development, and a step of changing the SOG using the patterned third resist layer as a mask. Processing by directional plasma etching and the processed SOG
a step of processing the second resist layer and the first resist layer by anisotropic plasma etching using as a mask; and a step of processing the substrate to be processed using the processed first resist layer and the second resist layer as a mask. A pattern forming method characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045588A JPH0828318B2 (en) | 1990-02-28 | 1990-02-28 | Pattern formation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2045588A JPH0828318B2 (en) | 1990-02-28 | 1990-02-28 | Pattern formation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03250619A true JPH03250619A (en) | 1991-11-08 |
| JPH0828318B2 JPH0828318B2 (en) | 1996-03-21 |
Family
ID=12723507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2045588A Expired - Lifetime JPH0828318B2 (en) | 1990-02-28 | 1990-02-28 | Pattern formation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828318B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384877B1 (en) * | 1999-06-28 | 2003-05-22 | 주식회사 하이닉스반도체 | A method for coating photoresist |
-
1990
- 1990-02-28 JP JP2045588A patent/JPH0828318B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384877B1 (en) * | 1999-06-28 | 2003-05-22 | 주식회사 하이닉스반도체 | A method for coating photoresist |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828318B2 (en) | 1996-03-21 |
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