JPH03250667A - Ｍｏｓ電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野］ この発明は一般にＭＯＳ電界効果トランジスタに関する
ものであり、より特定的には、半導体基板に歪を発生さ
せないように改良されたＭＯＳ電界効果トランジスタに
関する。この発明は、さらにそのようなＭＯＳ電界効果
トランジスタを製造する方法に関する。

［従来の技術］ ＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴと略
する。）は多数キャリアの流れを、ゲートに加える電圧
によって、ちょうど水道の蛇口を開閉することにより水
の量を調節するように、制御するデバイスである。

第１１図は、従来のＭＯＳＦＥＴの基本構造を示す断面
図である。第１１図を参照して、半導体基板１の上にゲ
ート２が設けられている。半導体基板１の主表面であっ
て、かつゲート２の両側に、ソース３とドレイン４が形
成されている。ゲート２に電圧を加えると、ゲート２の
直下のチャネル領域５か反転し、ソース３とドレイン４
とか導通する。ところで、上述のような構造を有するＭ
ＯＳＦＥＴでは、チャネル長が短いとき、図のようにド
レイン４付近の空乏層６かソース領域３にまで拡がり、
ゲート２の電圧によって電流が制御できなくなる現象が
発生する。この現象は、ＭＯＳＦＥＴのバンチスルーと
呼ばれている。なお、第１１図において、参照符号７で
示す部分は、空乏層の端部である。

このパンチスルーを防止するために、ＭＯＳＦＥＴをウ
ェル内に形成する半導体装置が提案されている。第１２
Ａ図は、半導体基板内に形成されたウェル内に、埋込チ
ャネル型のＭＯＳＦＥＴを形成した従来の半導体装置の
断面図である。第１３図は、第１２Ａ図に示す半導体装
置の平面図である。これらの図を参照して、Ｐ−型の半
導体基板１の主表面に、ウェルと呼ばれるＮ型の不純物
拡散層８が形成されている。Ｐ型およびＮ型という定義
については、後述する。不純物拡散層８の表面部分に、
しきい値電圧を制御するための不純物層９が設けられて
いる。半導体基板１の上には、Ｎ型の不純物イオンが注
入されたゲート２か設けられている。不純物拡散層８内
であって、かつゲート２の両側には、Ｐ型不純物が拡散
されて形成されたソース３とドレイン４が設けられてい
る。

半導体基板１の主表面に設けられたフィールド酸化膜１
０は、素子領域１１をほかの素子領域から分離するため
のものである。このように構成される従来のＭＯＳＦＥ
Ｔにおいては、ソース３とドレイン４が、逆の導電型を
有するウェル（Ｎ型の不純物拡散層８）内に形成されて
いるので、チャネル長が短くなっても、ドレイン４付近
の空乏層がソース領域にまで広がるということはなくな
り、パンチスルーは効果的に防止される。

なお、第１２Ａ図は埋込チャネル型ＭＯＳ　Ｆ　ＥＴを
示しており、これについて簡単に説明しておく。

第１２Ｂ図は、半導体基板の主表面に存在するイオン数
の分布を、チャネルの長さ方向の距離に対してプロット
したものである。縦軸は、次に定義されるイオン数を表
わしており、横軸はチャネルの長さ方向の距離を表わし
ている。

Ｎ＝ｎＮ−ｎｐ Ｐ＝ｎ、−ｎＮ 上式において、ｎＮはＮ型原子の数、ｎＰはＰ型厚子の
数を表わしている。ある領域で、ｎＮ　−ｎＰ＞０であ
れば、Ｎ＞０となり、その領域は、冶金学的見地におい
て、Ｎ型不純物領域である。

またある領域でｎＰ　−ｎＮ　＞Ｑであれば、ｐ＞。

となり、その領域は、冶金学的見地においてＰ型不純物
領域である。

第１２Ａ図および１２Ｂ図を参照して、冶金学的には、
ゲート２の直下部分、すなわちチャネル領域はＰ−型と
なっている。したかつて、ゲート２に電圧をかけなくて
も、既に、ソース３とドレイン４は、−見して、導通し
ているかのように見える。しかしながら、ゲート２には
Ｎ型不純物が注入されており、この電界の影響を受けて
、第１２Ｃ図を参照して、チャネル領域のポテンシャル
はＮ型になる。すなわち、Ｎ型のゲート２を半導体基板
１の上に載せることによって、ソース領域３とドレイン
領域４は電気的に分離されている。

ゲート２に正の電圧をかけることによって、チャネル領
域のポテンシャルはＰ型となり、ソース領域３とドレイ
ン領域４は導通ずる。

次に、第１２Ａ図に示す従来のＭＯＳ　Ｆ　Ｅ　Ｔの製
造方法を、第１４Ａ図〜第１４Ｅ図を参照しながら、説
明する。

第１４Ａ図を参照して、Ｐ型の半導体基板１（ボロン、
ｌＸｌ０”　ｃｍ−３）の表面全面に、Ｎ型の不純物イ
オン１２（燐）を注入し、その後１０００℃以上で１０
時間熱拡散させることによって、半導体基板１の主表面
にウェルと呼ばれるＮ型の不純物拡散層８（燐、ｌＸｌ
０”　ｃｍ３）を形成する。

次に、第１４Ｂ図を参照して、不純物拡散層８の表面全
面に、Ｐ型の不純物イオン１３（ボロン）を注入し、そ
れによって、不純物拡散層８の表面に、しきい値電圧を
制御するための不純物層９（ホロン、ｌＸｌ０’　７ｃ
ｍ−３）を形成する。

次に、第１４Ｃ図を参照して、半導体基板１に熱酸化処
理を施すことによって、半導体基板１の表面にゲート酸
化膜１４を形成する。その後、ゲート酸化膜１４の上に
Ｎ型の不純物イオンを含む電極材料を堆積しく図示せず
）、これを所定の形状にパターニングすることによって
、Ｎ型のゲート２を形成する。

次に、第１４Ｄ図を参照して、ゲート２を含む半導体基
板１の表面全面に酸化膜を堆積しく図示せず）、これを
異方性エツチングすることによって、ゲート２の側壁に
サイドウオールスペーサ１５を形成する。

次に、第１４Ｅ図を参照して、ゲート２およびサイドウ
オールスペーサ１５をマスクにして、半導体基板１の表
面にＰ型の不純物イオン１６（ボロン）を注入すること
によって、不純物拡散層８の表面にソース領域３（ボロ
ン、ｌＸｌ０”ｃｍ−３）とドレイン領域４　（ボロン
ｌＸ１０２０ｃｍ、−”）を形成する。

次に、図示しないが、ゲート２を含む半導体基板１の表
面全面に層間絶縁膜を形成し、次に、この層間絶縁膜に
コンタクトホールを設け、その後アルミニウム配線を形
成すると、ＭＯＳＦＥＴが得られる。

［発明が解決しようとする課題］ 従来のＭＯＳＦＥＴは以上のように構成されていたので
、第１２Ａ図および第１４Ａ図を参照して、ウェルとな
るＮ型の不純物拡散層８を形成するために、１０００℃
以上の高温熱処理を行なわなければならなかった。この
高温熱処理は、半導体基板１に熱応力に起因するストレ
スを発生させ、この熱応力は常温に戻っても、半導体基
板１内に残留応力となって残る。この残留応力により、
半導体基板１は歪んでしまう。半導体基板１が残留応力
によって歪むという傾向は、半導体基板１の口径が大き
くなるに従って、著しくなる。半導体基板か歪むと、半
導体基板の中央部と周辺部との間で、プロセスの不均一
性および不安定性が発生する。その結果、デバイス特性
に、半導体基板の中央部と周辺部との間で差か生じ、ひ
いては、デバイスの歩留低下を引き起こすという問題点
があった。

それゆえに、この発明の目的は、パンチスルーを発生さ
せないように改良するとともに、残留応力のない、ウェ
ルを有するＭＯＳ電界効果トランジスタを提供すること
にある。

この発明の他の目的は、高速性が上がるように改良され
たＭＯＳ電界効果トランジスタを提供することにある。

この発明のさらに他の目的は、高温熱処理工程が不要と
なるように改良された、ウェルを有する、ＭＯＳ電界効
果トランジスタの製造方法を提供することにある。

この発明のさらに他の目的は、遅延時間が小さくなるよ
うに改良された、ＭＯＳ電界効果トランジスタの製造方
法を提供することにある。

［課題を解決するための手段］ この発明の第１の局面に従うＭＯＳ電界効果トランジス
タは、一方のソース／ドレイン領域から他方のソース／
ドレイン領域へ向かう多数キャリアの流れを、ゲートに
加える電圧によって制御するデバイスである。当該電界
効果トランジスタは、主表面を有する半導体基板と、上
記多数キャリアの流れを制御するトランジスタと、を備
えている。

上記トランジスタは、上記半導体基板Ｑ上に設けられた
ゲートと、第１導電型の一方のソース／ドレイン領域と
他方のソース／ドレイン領域と、を含む。さらに、当該
電界効果トランジスタは、上記半導体基板の主表面に形
成され、かつ上記ゲートの両側に互いに離されて形成さ
れた、第２導電型の第１のウェルと第２のウェルとを備
えている。

上記第１のウェルは、上記一方のソース／ドレイン領域
を囲むように形成されている。上記第２のウェルは、上
記他方のソース／ドレイン領域を囲むように形成されて
いる。

この発明の第２の局面に従うＭＯＳ電界効果トランジス
タは、主表面を有する半導体基板を備えている。半導体
基板の上には、Ｎ型のゲートか形成されている。上記半
導体基板の主表面であって、上記ゲートの両側には、１
対のＰ型のソース／ドレイン領域が設けられている。上
記半導体基板の主表面であって、上記ゲートの直下には
、チャネル領域か形成されている。上記チャネル領域は
中央部分と、該中央部分を両側から挾むように形成され
た１対の端部分に区分されている。中央部分の導電型は
、上記端部分の導電型よりも、よりＰ型に傾いている。

この発明の第３の局面に従うＭＯＳ電界効果トランジス
タの製造方法は、ゲートと、一方のソース／ドレイン領
域と、他方のソース／ドレイン領域とを有するＭＯＳ電
界効果トランジスタの製造方法に係るものである。まず
、主表面を有する半導体基板が準備される。その後、半
導体基板の主表面上に上記ゲートが形成される。その後
、上記ゲートをマスクにして、上記半導体基板の主表面
に回転イオン注入法によって、第２導電型の不純物イオ
ンを注入し、それによって上記半導体基板の主表面であ
って、かつ上記ゲートの両側に第２導電型の第１のウェ
ルと第２のウェルとを形成する。上記第１のウェルは上
記一方のソース／ドレイン領域のみを囲む程度の小さな
ウェルである。

また、上記第２のウェルは上記他方のソース／ドレイン
領域のみを囲む程度の小さなウェルである。

その後、上記ゲートをマスクにして、上記半導体基板の
主表面に第１導電型の不純物イオンを注入し、それによ
って上記第１のウェル内に上記一方のソース／ドレイン
領域を形成し、かつ上記第２のウェル内に上記他方のソ
ース／ドレイン領域を形成する。

この発明の第３の局面に従うＭＯ３電界効果トランジス
タの製造方法の好ましい実施態様によれば、上記回転イ
オン注入法は、上記不純物イオンのビームを発生させる
工程と、上記半導体基板を上記ビームに対して直交しな
いように配置する工程と、上記半導体基板を回転させる
工程と、を含む。

この発明の第４の局面に従うＭＯ３電界効果トランジス
タの製造方法は、ゲートと、一方のソース／ドレイン領
域と、他方のソース／ドレイン領域と、を有するＭＯ８
Ｏ８電界効果トランジスタ造方法に係るものである。ま
ず、主表面を有する第Ｊ導電型の半導体基板が準備され
る。その後、上記半導体基板の主表面に、上記主表面か
ら離れた位置で最大濃度となる不純物濃度分布を与える
エネルギで第２導電型の不純物イオンを注入し、それに
よって上記半導体基板内に第２導電型の不純物層を形成
する。次に、上記半導体基板の主表面上に上記ゲートを
形成する。その後、上記ゲートをマスクにして、上記半
導体基板の主表面に回転イオン注入法によって第２導電
型の不純物イオンを注入し、それによって上記半導体基
板の主表面から上記第２導電型の不純物層内に拡がる、
第１のウェルと第２のウェルとを形成する。上記第１の
ウェルは上記一方のソース／ドレイン領域を囲む程度の
小さなウェルである。上記第２のウェルは上記他方のソ
ース／ドレイン領域を囲む程度の小さなウェルである。

その後、上記ゲートをマスクにして、上記半導体基板の
主表面に第１導電型の不純物イオンを注入し、それによ
って上記第１のウェル内に上記一方のソース／ドレイン
領域を形成し、かつ上記第２のウェル内に上記他方のソ
ース／ドレイン領域を形成する。

この発明の第４の局面に従う方法の好ましい実施態様に
よれば、半導体基板内に上記第２導電型の不純物層を形
成するに先立ち、上記半導体基板の主表面に第１導電型
の不純物イオンが注入される。

［作用コ この発明の第１の局面に従うＭＯ８電界効果トランジス
タによれば、パンチスルーを防止するために形成される
ウェルがソース／ドレイン領域のみを囲む程度の小さい
ウェルであるので、従来、大きいウェルを形成するため
に必要であった高温熱処理は不要となる。それゆえに、
得られたＭ０Ｓ電界効果トランジスタには、熱応力に起
因する歪が残っていない。その結果、当該〜１０Ｓ電界
効果トランジスタは信頼性の高いデバイスとなる。

この発明の第２の局面に従うＭＯ８電界効果トランジス
タは、チャネル領域の中央部分の導電型が、端部分の導
電型よりも、よりＰ型に傾いているので、チャネル領域
の中央部分で高速性が部分的に上かり、ひいては、トラ
ンジスタ全体としての高速性が上がる。

この発明の第３の局面に従うＭＯＳ電界効果トランジス
タ製造方法によれば、パンチスルーを防止するために形
成されるウェルかソース／ドレイン領域のみを囲む程度
の小さなウェルであるので、従来、大きいウェルを形成
するために必要であった高温熱処理工程が不要となる。

それゆえに、半導体基板に歪が発生するのを抑制するこ
とができる。ひいては、半導体基板の中央部と周辺部と
の間で、デバイス特性に差を生じさせない。その結果、
デバイスの歩留が向上する。

この発明の第４の局面に従うＭＯ３電界効果トランンス
タの製造方法によれば、第１導電型の半導体基板の主表
面に、該主表面から離れた位置で最大濃度となる不純物
濃度分布を与えるエネルギで第２導電型の不純物イオン
を注入し、それによって上記半導体基板内に第２導電型
の不純物層を形成する。したかって、半導体基板の主表
面には、しきい値設定用の不純物となる第１導電型の不
純物が残っている。このため、しきい値設定用の不純物
イオンを注入する工程が不要となり、工程が簡略化され
る。

［実施例コ 以下、この発明の実施例を図について説明する。

第１Ａ図は、この発明の一実施例に係る埋め込みチャネ
ル型のＭＯ８電界効果トランジスタの断面図であり、第
２図はその平面図である。第１Ｂ図は、半導体基板の主
表面に存在するイオン数の分布を、チャネルの長さ方向
の距離に対してプロットした図である。第１Ｃ図は、半
導体基板の主表面のポテンシャルの分布を、チャネルの
長さ方向の距離に対してプロットした図である。イオン
数（Ｎ、Ｐ）の定義については、上述したとおりである
。これらの図を参照して、Ｐ−型の半導体基板１の上に
は、ゲート酸化膜１４を介して、ゲート２が設けられて
いる。ゲート２には、Ｎ型の不純物イオンが導入されて
いる。半導体基板１の主表面であって、かつゲート２の
両側には、Ｎ型の不純物領域である第１のウェル１７と
第２のウェル１８が形成されている。第１のウェル１７
はゲート２と上下に重なる部分１７ａを有しており、第
２のウェル１８はゲート２と上下に重なる部分１８ａを
有している。

半導体基板１の主表面であって、かつ第１のウェル１７
内には、Ｐ型の不純物拡散層であるソース領域３が形成
されている。半導体基板１の主表面であって、かつ第２
のウェル１８内には、Ｐ型の不純物拡散層であるドレイ
ン領域４が形成されている。半導体基板１内であって、
かつ第１のウェル１７および第２のウェル１８の下には
、Ｎ型の不純物拡散層１９が形成されている。ゲート２
の直下部分であって、すなわち第１のウェル１７と第２
のウェル１８との間に位置する領域２０には、Ｐ−型の
不純物イオンが導入されている。なお、半導体基板１の
主表面に設けられたフィールド酸化膜１０は、素子領域
１１を他の素子領域から分離するためのものである。

次に、動作について説明する。

第１Ａ図および第１Ｂ図を参照して、冶金学的には、重
なり部分１７ａ、１８ａはＮ−型不純物領域であり、第
１のウェル１７と第２のウェル１８との間に位置する領
域２０はＰ−型不純物領域である。しかしながら、ゲー
ト２にはＮ型不純物イオンが注入されており、このゲー
トの電界の影響を受けて、第１Ｃ図を参照して、重なり
部分１７ａ、１８ａはＮ型のポテンシャルとなり、領域
２０はＮ型にわずかに偏った領域となっている。

すなわち、第１Ａ図および第１Ｃ図を参照して、Ｎ型の
ゲート２を半導体基板１の上に載せることによって、ソ
ース領域３とドレイン領域４は電気的に分離される。ゲ
ート２に電圧を加えると、チャネル領域（１７ａ、　　
２０．　１８　ａ）のポテンシャルはＰ型に反転し、そ
してソース３とドレイン４か導通ずる。

上述のように構成されるＭＯＳＦＥＴにおいて、ソース
３およびドレイン４がそれぞれ第１のウェル１７および
第２のウェル１８内に形成されているのて、ドレイン４
付近の空乏層がソース領域３にまで広がるということは
なくなり、パンチスルーは効果的に防止される。そして
、パンチスルーを防止するために形成される第１のウェ
ル１７および第２のウェル１８か、ソース／ドレイン領
域３．４のみを囲む程度の小さいウェルであるので、従
来、大きいウェルを形成するために必要であった高温熱
処理は不要となる。それゆえに、得られたＭＯＳＦＥＴ
には熱応力に起因する歪が残っていない。その結果、当
該ＭＯＳＦＥＴは信頼性の高いデバイスとなる。また、
チャネル領域の中央部分（２０）に、Ｐ型の不純物イオ
ンが導入されているので、チャネル領域の中央部分（２
０）で部分的に高速性が上がり、ひいては全体のしきい
値電圧ｖＴＭを低くでき、トランジスタの遅延時間を早
くできる。また、半導体基板１中にＮ型の不純物拡散層
１９が存在するため、ソース領域３とドレイン領域４が
導通しても、ゲートの直下部分の領域２０からＰ型の半
導体基板１の底部へ向かって電流が逃げることはない。

次に、第１Ａ図に示すＭＯＳＦＥＴの製造方法を、第３
Ａ図〜第３Ｄ図を参照しながら説明する。

第３Ａ図を参照して、Ｐ〜型の半導体基板１（ホロン、
ｌＸｌ０”　ｃｍ−３）の表面に、Ｎ型の不純物イオン
１２（燐）を４００〜５００ＫｅＶのエネルギで注入す
る。その後、９００℃以下の温度で３０〜６０分間、熱
処理を行なう。すると、第３Ａ図および第４Ａ図を参照
して、半導体基板１の主表面から離れた位置で最大濃度
となる不純物濃度分布を有するＮ型の不純物層１９（燐
、ｌＸｌ０”　ｃｍ、−３）が半導体基板１内に形成さ
れる。この場合、半導体基板１の主表面に、半導体基板
１と同し不純物濃度（ボロン、１ｘ１．０”　ｃｍ−３
）を有するＰ型の不純物層２１が残される。

次に、第３Ｂ図を参照して、半導体基板１の上にゲート
酸化膜１４を形成する。その後、ホスフィンとシランガ
スを用いるＣＶＤ法により、ゲート酸化膜１４の上にＮ
型ポリシリコン層を堆積する。引き続き、このＮ型ポリ
シリコン層を所定の形状にパターニングすることによっ
て、ゲート２を形成する。次に、ゲート２をマスクにし
て、斜め回転イオン注入法により、半導体基板１の主表
面にＮ型不純物イオン２２（燐）を注入する。注入エネ
ルギは、１２０〜１８ＱＫｅＶである。これによって、
半導体基板１の主表面からＮ型不純物層１９内に拡がる
Ｎ型（燐、１×１０１７ｃｍ−３）の小さい第１のウェ
ル１７と第２のウェル１８が形成される。

斜め回転イオン注入は、第５図に示す方法によって行な
われる。すなわち、半導体基板１を不純物イオンのビー
ム２３に対して直交しないように配置する。それから半
導体基板１を回転させながら、不純物イオンのビーム２
３を半導体基板１の表面に向けて照射する。傾斜角度θ
は、１５〜６０度の範囲が好ましい。

次に、第３Ｃ図を参照して、ゲート２を含む半導体基板
１の表面全面に酸化膜を堆積する。その後、この酸化膜
を異方性エツチングによりエッチバックすることによっ
て、ゲート２の側壁にサイドウオールスペーサ２４を形
成する。

次に、第３Ｄ図を参照して、半導体基板１の表面全面に
Ｐ型不純物イオン２５（ボロン）を注入し、それによっ
て第１のウェル１７内にＰ型のソース領域３（ボロン、
ｌＸＩＯ２０ｃｍ”　３）を形成し、かつ第２のウェル
１８内にＰ型のドレイン領域４（ボロン、］、Ｘ１０２
°ｃｍ−３）を形成する。

次に、図示しないが、半導体基板１の表面全面に層間絶
縁膜を形成し、次に、この層間絶縁膜にコンタクトホー
ルを設け、その後アルミニウム配線を形成すると、ＭＯ
ＳＦＥＴが形成される。

この方法によれば、第１のウェル１７および第２のウェ
ル１８がそれぞれソース領域３およびドレイン領域４を
収容する程度の小さなウェルであるので、従来、大きい
ウェルを形成するために必要であった高温熱処理工程が
不要となる。それにより、半導体基板１に歪が発生する
のを抑制することができ、ひいては、半導体基板１の中
央部と周辺部との間で、デバイス特性に差を生じさせな
い。その結果、デバイスの歩留が向上する。また、この
方法によれば、半導体に歪か発生しないので、ウェハの
口径の大型化を図ることかできる。

第６Ａ図〜第６Ｄ図は、第１Ａ図に示すＭＯＳＦＥＴの
他の製造工程を示すものであり、断面図で表わされてい
る。

第６Ａ図を参照して、Ｐ−型の半導体基板１（ボロン、
ｌＸｌ０”　ｃｍ−３）の表面に、Ｎ型の不純物イオン
１２（燐）を４００〜５００ＫｅＶのエネルギで注入す
る。その後、９００℃以下の温度で、３０〜６０分間、
熱処理を行なう。

すると、第６Ａ図および第４Ａ図を参照して、半導体基
板１の主表面から離れた位置で最大濃度となる不純物濃
度分布を有するＮ型不純物層１９（燐、１ｘｌＯ”　ｃ
ｍ−”　）が半導体基板１内に形成される。この時、半
導体基板１の主表面に、半導体基板１と同じ不純物濃度
（ホロン、１×ＩＱ１５０，７ｌ−３）を有する、Ｐ型
の不純物層２１が残される。

次に、第６Ｂ図を参照して、半導体基板１の上にゲート
酸化膜１４を形成する。その後、ホスフィンとシランガ
スを用いるＣＶＤ法により、ゲート酸化膜１４の上に、
Ｎ型ポリシリコン層を堆積する。引き続いて、このＮ型
ポリシリコン層を所定の形状にパターニングすることに
よって、ゲート２を形成する。次にゲート２を含む半導
体基板１の表面全面に酸化膜を堆積する。その後、この
酸化膜を異方性エツチングによりエッチバックすること
によって、ゲート２の側壁にサイドウオールスペーサ２
４を形成する。次に、第６Ｃ図を参照して、ゲート２お
よびサイドウオールスペーサ２４をマスクにして、斜め
回転イオン注入法により、半導体基板１の主表面にＮ型
不純物イオン２２（燐）を注入する。注入エネルギは、
第３Ｂ図に示す工程において用いられた注入エネルギよ
りも大きくする必要がある。これによって、半導体基板
１の主表面からＮ型不純物層１９内に広がるＮ型（燐、
ｌＸｌ０’　７ｃｍ−３）の小さな第１のウェル１７と
第２のウェル１８が形成される。

サイドウオールスペーサ２４を形成した後、ウェル形成
用の不純物イオンを注入するので、第１のウェル１７お
よび第２のウェル１８を深く形成できる。

次に、第６Ｄ図を参照して、半導体基板１の表面全面に
Ｐ型不純物イオン２５（たとえばボロン）を注入し、そ
れによって、第１のウェル１７内にＰ型のソース領域３
（ボロン、ＩＸＩ０２０ｃｍ＝３）を形成し、かつ第２
のウェル１８内にＰ型のドレイン領域４（ボロン、ｌＸ
１０２８ｃｍ−３）を形成する。

次に図示しないか、半導体基板１の表面全面に層間絶縁
膜を形成し、次に、この層間絶縁膜にコンタクトホール
を設け、その後アルミニウム配線を形成すると、ＭＯＳ
ＦＥＴが得られる。

第７図は、この発明の他の実施例に係るＬＤＤ（Ｌｉｇ
ｂｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　Ｓｏｕ＋ｃｃ）構
造のＭＯＳＦＥＴとの断面図である。

第７図に示す実施例は、以下の点を除いて、第１Ａ図に
示す実施例と同じであるので、同一または相当する部分
には、同一の参照番号を付し、その説明を繰り返さない
。

第７図に示すＭＯＳＦＥＴが第１Ａ図に示すＭＯＳＦＥ
Ｔと異なる点は、小さな第１のウェル１７内において、
ソース領域３にＰ−不純物層２６が隣接して形成されて
おり、かつ小さな第２のウェル１８内において、ドレイ
ン領域４にＰ−不純物層２７が隣接して形成されている
点である。Ｐ−不純物層２６．２７は、１０”　ｃｍ”
　３のオーダーのＰ−濃度である。ＭＯＳＦＥＴの構造
をＬＤＤ型にすることによって、ホットエレクトロン耐
性が強くなるという効果を奏する。

次に、第７図に示すＬｒ＞Ｄ型ＭＯＳ　Ｆ　Ｅ　Ｔノ製
造方法を、第８ＡＦ−第８Ｅ図を参、照しながら説明す
る。

第どへ図を参照して、Ｐ型の半導体基板１（ボロン、ｌ
Ｘｌ０”　Ｃｍ−３）の表面に、Ｎ型の不純物イオン１
２（燐）を４００〜５００Ｋｅ■のエネルギで注入する
。その後、９００°Ｃ以下の温度で、３０〜６０分間、
熱処理を行なう。すると、第８Ａ図および第４Ａ図を参
照して、半導体基板１の主表面から離れた位置で最大濃
度となる不純物濃度分布を有するＮ型の不純物層１９（
燐。

１ｘｌＯ’　７ｃｍ−３）が半導体基板１内に形成され
る。この場合、半導体基板１の主表面に、半導体基板１
と同じ不純物濃度（ボロン、ｌＸ１０１５ｃｍ−”）を
有するＰ型の不純物層２１が残される。次に、第８Ｂ図
を参照して、半導体基板１の上にゲート酸化膜１４を形
成する。その後、ホスフィンとシランガスを用いてＣＶ
Ｄ法により、ゲート酸化膜１４の上に、Ｎ型ポリシリコ
ン層を堆積する。引き続き、このＮ型ポリシリコン層を
所定の形状にパターニングすることによって、ゲート２
を形成する。次に、ゲート２をマスクにして、Ｐ−濃度
の不純物イオン（ボロン）を半導体基板１の表面に注入
する。これによって、半導体基板１の主表面に、Ｐ−不
純物層２６．２７（ボロン１　×１０　Ｉ　ａ　ｃ　ｍ
　−３）を形成する。

次に、第８Ｃ図を参照して、ゲート２をマスクにして、
斜め回転イオン注入法により、半導体基板１の主表面に
Ｎ型不純物イオン２２（燐）を注入する。注入エネルギ
は１２０〜１８０ＫｅＶである。これによって、半導体
基板１の主表面からＮ型不純物層１９内に広がる、Ｎ型
（燐、１×１０１７ｃｍ−３）の小さな第１のウェル１
７と、第２のウェル１８が形成される。

次に、第８Ｄ図を参照して、ゲート２を含む半導体基板
１の表面全面に酸化膜を堆積する。その後、この酸化膜
を異方性エツチングによりエッチバックすることによっ
て、ゲート２の側壁にサイドウオールスペーサ２４を形
成する。

次に、第８Ｅ図を参照して、ゲート２およびサイドウオ
ールスペーサ２４をマスクにして、半導体基板１の表面
全面にＰ型不純物イオン２５を注入する。これによって
、第１のウェル１７内にＰ−不純物層２６に隣接するソ
ース領域３（ボロン１×１０２°ｃｍ−３）か形成され
、かつ第２のウェル１８内にＰ−不純物層２７に隣接す
るトルイン領域４（ホロン１×１０２°ｃｍ−３）か形
成される。

次に、図示しないか、半導体基板１の表面全面に層間絶
縁膜を形成し、次に、この層間絶縁膜にコンタクトホー
ルを設け、その後アルミニウム配線を形成すると、第７
図に示すＭＯＳＦＥＴが得られる。

なお、上記実施例では、第１Ａ図を参照して、Ｐ型の半
導体基板１にＮ型不純物層１９を設け、さらにＮ型のウ
ェル１７，１８を形成した場合を例示したが、この発明
はこれに限られるものでなく、Ｎ型の半導体基板を用い
てもよい。この場合、Ｎ型不純物層１９を形成する必要
はない。

第９Ａ図は、この発明のさらに他の実施例に係る埋め込
みチャネル型ＭＯ３ＦＥＴの断面図であり、第９Ｂ図は
、イオン数の分布を、チャネルの長さ方向の距離に対し
てプロットした図であり、第９Ｃ図は、ポテンシャル分
布をチャネルの長さ方向の距離に対してプロットした図
である。

第１Ａ図に示す実施例では、第１Ｃ図を参照して、チャ
ネル領域（特に領域１７ａ、１８ａの部分）のポテンシ
ャルが大きくＮ型に傾いているため、しきい値電圧ｖＴ
Ｈが高く、高速性を得ることかできなかった。第９ＡＩ
ｆｆｌ〜第９ＣＩＭに示すＭＯＳＦＥＴは、しきい値電
圧ｖＴＨを低くできるように改良されたものである。

第９Ａ図に示す実施例は、以下の点を除いて、第１Ａ図
に示す実施例と同様であり、相当する部分には同一の参
照番号を付し、その説明を省略する。

第９Ａ図および第９Ｂ図を参照して、チャネル領域の中
央部分（２０）はＰ型であり、この中央部分（２０）を
両側から挾むように形成された１対の端部分（１７ａ、
　　１８　ａ）はＰ−型である。

Ｎ、Ｐの定義については、上述したとおりである。

なお、図中、−点鎖線で示した曲線は、比較のために書
かれたものであり、第１Ｂ図に示された曲線である。こ
のように構成すると、第９Ｃ図を参照して、チャネル領
域のＮ型ポテンシャルは小さくなる（−点鎖線で示す曲
線は、比較のために書かれたものであり、第１Ｃ図に示
される曲線である。）。その結果、しきい値電圧ＶＴＨ
は低くなり、ひいてはチャネル領域は反転しやすくなる
。

ひいては高速性か上がる。

次に、第９Ａ図に示すＭＯＳＦＥＴの製造方法を、第１
０Ａ図〜第１０Ｅ図を参照しながら説明する。

第１０Ａ図を参照して、半導体基板１（ホロンｌＸｌ０
”　ｃｍ−３）＋７）主表面に、Ｐ型の不純物イオン（
ボロン）を注入し、Ｐ型不純物層３０（ボロン、ｌＸｌ
０”　ｃｍ−３）を形成する。

ボロンの濃度は、ＩＸＩ　Ｏ”　ｃｍ−３を例示したが
、１×１０１８〜ｌＸｌ０”　ｃｍ−３の範囲が好まし
い。

次に、第１０Ｂ図を参照して、半導体基板１の主表面に
Ｎ型の不純物イオン１２（燐）を４００〜５００ＫｅＶ
のエネルギで注入する。その後、９００℃以下の温度で
３０〜６０分間、熱処理を行なう。すると、第１０Ｂ図
および第４Ｂ図を参照して、半導体基板１の主表面から
離れた位置で最大濃度となる不純物濃度分布を有するＮ
型の不純物層１９（燐、１ｘｌＯ”　ｃｍ−３）が半導
体基板ｌ内に形成される。

次に、第１０Ｃ図を参照して、半導体基板１の上にゲー
ト酸化膜１４を形成する。その後、ホスフィンとシラン
ガスを用いるＣＶＤ法により、ゲート酸化膜１４の上に
Ｎ型ポリシリコン層を堆積する（図示せず）。引き続き
、このＮ型ポリシリコン層を所定の形状にパターニング
することによって、ゲート２を形成する。次に、ゲート
２をマスクにして、斜め回転イオン注入法により、半導
体基板１の主表面にＮ型不純物イオン２２（燐）を注入
する。注入エネルギは、１２０〜１８０ＫｅＶである。

これによって、半導体基板１の主表面からＮ型不純物層
１９内に拡がる、Ｎ型（燐。

ｌＸｌ０’　”　ｃｍ−”　）の、小さい第１のウェル
１７と第２のウェル１８が形成される。斜め回転イオン
注入は、第５図に示す方法によって行なわれる。　次に
、第１０Ｄ図を参照して、ゲート２を含む半導体基板１
の表面全面に酸化膜を堆積する（図示せず）。その後、
この酸化膜を異方性エツチングによりエッチバックする
ことによって、ゲート２の側壁にサイドウオールスペー
サ２４を形成する。次に、第１０Ｅ図を参照して、半導
体基板１の表面全面にＰ型不純物イオン２５（ホロン）
を注入し、それによって第１のウェル１７内にＰ型のソ
ース領域３（ポロンＩ　Ｘ　１０２°ｃｍ−３）を形成
し、かつ第２のウェル１８内にＰ型のドレイン領域４（
ボロン、ｌＸ１０２°ｃｍ３）を形成する。

次に、図示しないが、半導体基板１の表面全面に層間絶
縁膜を形成し、次に、この層間絶縁膜にコンタクトホー
ルを設け、その後アルミニウム配線を形成すると、ＭＯ
ＳＦＥＴが形成される。

［発明の効果コ 以上説明したとおり、この発明の第１の局面に従うＭＯ
ＳＦＥＴによれば、パンチスルーを防止するために形成
されるウェルがソース／ドレイン領域のみを収容する程
度の小さいウェルであるので、従来大きいウェルを形成
するために必要であった高熱処理は不要となる。それゆ
えに、得られたＭＯｓＦＥＴには熱応力に起因する歪が
残っていない。その結果、当該ＭＯ８ＦＥＴは信頼性の
高いデバイスとなる。

この発明の第２の局面に従うＭＯＳＦＥＴによれば、チ
ャネル領域の中央部分の導電型が、端部分の導電型より
も、よりＰ型に傾いているので、チャネル領域の中央部
分で高速性が部分的に上がり、ひいては、トランジスタ
全体としての高速性か上がる。

この発明の第３の局面に従うＭＯＳＦＥＴの製造方法に
よれば、パンチスルーを防止するために形成されるウェ
ルがソース／ドレイン領域のみを収容する程度の小さな
ウェルであるので、従来、大きいウェルを形成するため
に必要であった高温熱処理工程が不要となる。それゆえ
に、半導体基板に歪が発生するのを抑制することができ
、ひいては半導体基板の中央部と周辺部との間で、デバ
イス特性に差を生じさせない。その結果、デバイスの歩
留が向上する。

この発明の第４の局面に従うＭＯＳＦＥＴの製造方法に
よれば、半導体基板の主表面に、上記主表面から離れた
位置で最大濃度となる不純物濃度分布を与えるエネルギ
で、第２導電型の不純物イオンを注入し、それによって
上記半導体基板内に第２導電型の不純物層を形成する。

したかって、半導体基板の主表面には、第１導電型の不
純物か残っている。そのため、しきい値設定用の不純物
イオンを注入する工程が不要となり、ひいては工程が簡
略化される。

【図面の簡単な説明】

第１Ａ図は、この発明の一実施例に係るＭＯＳ電界効果
トランジスタの断面図である。第１Ｂ図は、イオン数の
分布を、チャネルの長さ方向の距離に対してプロットし
た図である。第１Ｃ図は、ポテンシャル分布を、チャネ
ルの長さ方向の距離に対してプロットした図である。 第２図は、第１Ａ図に示すＭＯ３電界効果トランシスタ
の平面図である。 第３Ａ図〜第３Ｄ図は、第１Ａ図に示すＭＯ８電界効果
トランジスタの製造工程を示したものであり、断面図で
表わされている。 第４Ａ図は、第３Ａ図に示すイオン注入を行なったとき
に得られる、不純物濃度分布の様子を示す図である。第
４Ｂ図は第１０Ｂ図に示すイオン注入を行なったときに
得られる、不純物濃度分布の様子を示す図である。 第５図は、回転イオン注入の方法を示す模式図である。 第６Ａ図〜第６Ｄ図は、第１Ａ図に示すＭＯ８電界効果
トランジスタの他の製造方法を示す工程図であり、断面
図で表わされている。 第７図は、この発明の他の実施例に係るＬＤＤ型ＭＯ３
ＦＥＴの断面図である。 第８Ａ図〜第８Ｅ図は、第７図に示すＬＤＤ型ＭＯ３Ｆ
ＥＴの製造工程を示す図であり、断面図で表わされてい
る。 第９Ａ図は、この発明のさらに他の実施例に係るＮ１０
３ＦＥＴの断面図である。第９Ｂ図は、イオン数の分布
を、チャネルの長さ方向の距離に対してプロットした図
である。第９Ｃ図は、ポテンシャル分布を、チャネルの
長さ方向の距離に対１−でプロットした図である。 第１０Ａ図〜第１０Ｅ図は、第９Ａ図に示すＭＯ８電界
効果トランジスタの製造工程を示したものであり、断面
図で表わされている。 第１１図は、ＭＯＳＦＥＴのパンチスルー現象を説明す
るための図である。 第１２Ａ図は、従来のＭＯ８電界効果トランジスタの断
面図である。第１２Ｂ図は、イオン数の分布を、チャネ
ルの長さ方向の距離に対してプロットした図である。第
１２Ｃ図は、ポテンシャル分布を、チャネルの長さ方向
の距離に対してプロットした図である。 第１３図は、第１２Ａ図に示すＭＯ３電界効果トランジ
スタの平面図である。 第１４Ａ図〜第１４Ｅ図は、第１２Ａ図に示す従来のＭ
Ｏ８電界効果トランジスタの製造方法を示す工程図であ
り、断面図で表わされている。 図において、１は半導体基板、２はゲート、３はソース
領域、４はドレイン領域、１７は第１のウェル、１８は
第２のウェルである。 なお、各図中、同一符号は同一または相当部分を示す。 詐 Ａ図 地２ヨ ２ 第４Ａ図 狙４Ｂ図 表面力ゝらめ；了ご（哨、ｒｎ） Ｌ７図 ｍ−コ 島９Ａ図 − 威 鹸 本＋２Ａ図 態 寸 蕨 寸 峠 手 続 補 正 書（自発） 平成 ３年 ３月１１日 １、事件の表示 平成２年 特許願 第 ５６６５５ 号 ２、発明の名称 ＭＯ３電界効果トランジスタおよびその製造方法３、補
正をする者 事件との関係

Claims (4)

【特許請求の範囲】
1. （１）一方のソース／ドレイン領域から他方のソース／
   ドレイン領域へ向かう多数キャリアの流れをゲートに加
   える電圧によって制御するＭＯＳ電界効果トランジスタ
   であって、 主表面を有する半導体基板と、 前記多数キャリアの流れを制御するトランジスタと、を
   備え、 前記トランジスタは、前記半導体基板の上に設けられた
   ゲートと、第１導電型の一方のソース／ドレイン領域と
   他方のソース／ドレイン領域と、を含み、さらに 前記半導体基板の主表面に形成され、かつ前記ゲートの
   両側に互いに離されて形成された、第２導電型の第１の
   ウェルと第２のウェルと、を備え、前記第１のウェルは
   前記一方のソース／ドレイン領域を囲むように形成され
   ており、 前記第２のウェルは前記他方のソース／ドレイン領域を
   囲むように形成されている、ＭＯＳ電界効果トランジス
   タ。
2. （２）一方のソース／ドレイン領域から他方のソース／
   ドレイン領域へ向かう多数キャリアの流れをゲートに加
   える電圧によって制御するＭＯＳ電界効果トランジスタ
   であって、 主表面を有する半導体基板と、 前記半導体基板の上に形成されたＮ型のゲートと、 前記半導体基板の主表面であって、前記ゲートの両側に
   設けられた、１対のＰ型のソース／ドレイン領域と、 前記半導体基板の主表面であって、前記ゲートの直下に
   形成されたチャネル領域と、を備え、前記チャネル領域
   は中央部分と、該中央部分を両側から挾むように形成さ
   れた１対の端部分に区分されており、 前記中央部分の導電型は、前記端部分の導電型よりも、
   よりＰ型に傾いている、ＭＯＳ電界効果トランジスタ。
3. （３）ゲートと、一方のソース／ドレイン領域と、他方
   のソース／ドレイン領域と、を有するＭＯＳ電界効果ト
   ランジスタの製造方法であって、半導体基板の主表面上
   に前記ゲートを形成する工程と、 前記ゲートをマスクにして、前記半導体基板の主表面に
   回転イオン注入法によって、第２導電型の不純物イオン
   を注入し、それによって前記半導体基板の主表面であっ
   て、かつ前記ゲートの両側に第２導電型の第１のウェル
   と第２のウェルとを形成する工程と、 前記ゲートをマスクにして、前記半導体基板の主表面に
   第１導電型の不純物イオンを注入し、それによって前記
   第１のウェル内に前記一方のソース／ドレイン領域を形
   成し、かつ前記第２のウェル内に前記他方のソース／ド
   レイン領域を形成する工程と、 を備えたＭＯＳ電界効果トランジスタの製造方法。
4. （４）ゲートと、一方のソース／ドレイン領域と、他方
   のソース／ドレイン領域と、を有するＭＯＳ電界効果ト
   ランジスタの製造方法であって、主表面を有する第１導
   電型の半導体基板を準備する工程と、 前記半導体基板の主表面に、前記主表面から離れたとこ
   ろで最大濃度となる不純物濃度分布を与えるエネルギで
   第２導電型の不純物イオンを注入し、それによって前記
   半導体基板内に第２導電型の不純物層を形成する工程と
   、 前記半導体基板の主表面上に前記ゲートを形成する工程
   と、 前記ゲートをマスクにして、前記半導体基板の主表面に
   回転イオン注入法によって第２導電型の不純物イオンを
   注入し、それによって前記半導体基板の主表面から前記
   第２導電型の不純物層内に拡がる、第１のウェルと第２
   のウェルとを形成する工程と、 前記ゲートをマスクにして、前記半導体基板の主表面に
   第１導電型の不純物イオンを注入し、それによって前記
   第１のウェル内に前記一方のソース／ドレイン領域を形
   成し、かつ前記第２のウェル内に前記他方のソース／ド
   レイン領域を形成する工程と、を備えるＭＯＳ電界効果
   トランジスタの製造方法。