JPH06275824A - 電界効果トランジスタおよびその製造方法 - Google Patents

電界効果トランジスタおよびその製造方法

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JPH06275824A
JPH06275824A JP5060091A JP6009193A JPH06275824A JP H06275824 A JPH06275824 A JP H06275824A JP 5060091 A JP5060091 A JP 5060091A JP 6009193 A JP6009193 A JP 6009193A JP H06275824 A JPH06275824 A JP H06275824A
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Abstract

(57)【要約】 【目的】 短チャネル効果を抑制できる上、ドレインと
半導体基板との間の接合耐圧を高め、かつ、応答速度を
改善できる電界効果トランジスタを提供する。また、そ
の製造方法を提供する。 【構成】 Ｐ型半導体基板(ウエル領域)１の表面に、Ｎ
型ソース領域１１s,１３sと、Ｎ型ドレイン領域１１d,
１３dと、ゲート電極６を有する。Ｐ型で半導体基板１
よりも高濃度の不純物を有し、ソース領域１１s,１３s,
ドレイン領域１１d,１３dと半導体基板１との境界に沿
って、一対のチャネル拡散領域１０,１０を有する。チ
ャネル拡散領域１０は半導体基板１よりも高濃度のＰ型
不純物を含む。チャネル拡散領域１０のうちドレイン領
域１３dの直下の部分１５に、Ｎ型不純物をドーピング
して、活性不純物の濃度を低くしている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
およびその製造方法に関し、より詳しくは、チャネル長
がサブミクロン域にある電界効果トランジスタおよびそ
の製造方法に関する。
【０００２】
【従来の技術】知られているように、電界効果トランジ
スタのチャネル長がサブミクロン域にある場合、短チャ
ネル効果が生じて、しきい値電圧が低下するとともにオ
フ状態でのドレイン電流(リーク電流)が増加する。
【０００３】この短チャネル効果を避けるために、図９
に示すように、チャネルを非均一にドーピングした電界
効果トランジスタが提案されている。この電界効果トラ
ンジスタは、Ｐ型シリコン基板(またはウエル領域)１１
０の表面に、ゲート絶縁膜１１４,ゲート電極１１８を
形成した後、ゲート電極１１８をマスクとして斜め回転
イオン注入(αは注入角を示している)を行って、ゲート
電極１１８の直下に、両側から電極幅の約１／３だけ侵
入した状態にＰ型高濃度不純物領域１１６,１１６を形
成している。さらに、シリコン基板１１０の表面に略垂
直にイオン注入を行って、ゲート電極１１８の両側の基
板表面にＮ型低濃度不純物領域１２１,１２２を形成し
ている。この後、ゲート電極１１８の両側にＳiＯ2側壁
１２３,１２４を設け、シリコン基板１１０の表面に略
垂直にイオン注入を行って、Ｎ型高濃度不純物領域１１
９,１２０を形成している。上記Ｎ型低濃度不純物領域
１２１とＮ型高濃度不純物領域１１９とでソース領域Ｓ
を構成する一方、Ｎ型低濃度不純物領域１２２とＮ型高
濃度不純物領域１２０とでドレイン領域Ｄを構成してい
る(ＬＤＤ(ライトリ・ドープト・ドレイン)構造)。この
電界効果トランジスタでは、チャネル領域１１７の両側
部分に上記Ｐ型高濃度不純物領域(チャネル拡散領域)１
１６を設けているので、ソース領域Ｓ,ドレイン領域Ｄ
の境界で空乏層の広がりを抑えることができ、この結
果、上記短チャネル効果を抑制することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の電界効果トランジスタでは、上記Ｐ型高濃度不純物
領域１１６の存在によって、空乏層の広がりが抑えられ
る。このため、ドレイン領域Ｄとシリコン基板１１０と
の間の接合耐圧が低下するという問題がある。また、ド
レイン領域Ｄとシリコン基板１１０との間の接合容量が
増加して、トランジスタとしての応答速度が低下すると
いう問題がある。
【０００５】そこで、この発明の目的は、チャネル長が
サブミクロン域にある電界効果トランジスタであって、
短チャネル効果を抑制できる上、ドレインと半導体基板
との間の接合耐圧を高め、かつ、応答速度を改善できる
電界効果トランジスタおよびその製造方法を提供するこ
とにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、この発明の電界効果トランジスタは、Ｐ型とＮ型の
うち一方の導電型の半導体基板の表面に、Ｐ型とＮ型の
うち他方の導電型を有し、互いに離間して設けられたソ
ース領域,ドレイン領域と、上記ソース領域とドレイン
領域との間のチャネル領域上に、チャネル方向の端部が
上記ソース領域,ドレイン領域に重なった状態に設けら
れたゲート電極と、上記一方の導電型で上記半導体基板
よりも高濃度の不純物を有し、上記ソース領域,ドレイ
ン領域の両方またはドレイン領域のみと上記半導体基板
との境界に沿って、それぞれ上記ソース領域,ドレイン
領域の両方またはドレイン領域のみの直下から上記ゲー
ト電極の直下の領域に延在するチャネル拡散領域とを備
えて、上記高濃度のチャネル拡散領域によって短チャネ
ル効果を抑制するようにした電界効果トランジスタにお
いて、上記チャネル拡散領域のうち上記ドレイン領域の
直下の部分は、上記他方の導電型の不純物がドーピング
されて、上記チャネル拡散領域のうち上記ゲート電極の
直下の部分よりも活性不純物の濃度が低くなっているこ
とを特徴としている。
【０００７】また、この発明の電界効果トランジスタの
製造方法は、Ｐ型とＮ型のうち一方の導電型の半導体基
板の表面に、ゲート絶縁膜を形成し、このゲート絶縁膜
上に、所定寸法のゲート電極を形成する工程と、上記ゲ
ート電極をマスクとして、上記半導体基板の表面に斜め
方向から上記一方の導電型の不純物をイオン注入して、
上記半導体基板表面のうち上記ゲート電極の両側および
この両側から上記ゲート電極の直下に所定距離だけ入っ
た部分に、上記半導体基板よりも高濃度の不純物を有す
るチャネル拡散領域を形成する工程と、上記ゲート電極
をマスクとして、上記半導体基板の表面に略垂直に、上
記他方の導電型の不純物をイオン注入して、上記チャネ
ル拡散領域のうち上記ゲート電極の両側に相当する部分
の表面に、ソース領域,ドレイン領域を形成する工程
と、上記半導体基板の表面に略垂直に、上記他方の導電
型の不純物を、注入深さの中心が上記ソース領域,ドレ
イン領域の深さよりも深くかつ上記チャネル拡散領域の
最深箇所よりも浅くなるように加速エネルギを設定した
状態で、上記チャネル拡散領域形成時と略同じ量だけイ
オン注入して、上記チャネル拡散領域のうち上記ソース
領域,ドレイン領域の直下の部分の活性不純物量を低減
する工程を有することを特徴としている。
【０００８】
【作用】この発明の電界効果トランジスタはチャネル拡
散領域を有しているので、従来と同様に、短チャネル効
果を抑制できる。また、チャネル拡散領域のうちドレイ
ン領域の直下の部分は、他方の導電型の不純物がドーピ
ングされて、上記チャネル拡散領域のうちゲート電極の
直下の部分よりも活性不純物の濃度が低くなっている。
したがって、ドレイン領域と半導体基板との間で空乏層
が広がり易くなる。この結果、電界が緩和されて、接合
耐圧が高まる。また、接合容量が減少して、応答速度が
改善される。
【０００９】
【実施例】以下、この発明の電界効果トランジスタおよ
びその製造方法を実施例により詳細に説明する。
【００１０】図１(a)はこの発明の一実施例の電界効果
トランジスタの断面を示している。
【００１１】この電界効果トランジスタは、Ｐ型シリコ
ン基板(ウエル領域)１の表面に、Ｎ型低濃度不純物領域
１１sとＮ型高濃度不純物領域１３sとからなるソース領
域Ｓと、Ｎ型低濃度不純物領域１１dとＮ型高濃度不純
物領域１３dからなるドレイン領域Ｄを備えている。上
記ソース領域Ｓとドレイン領域Ｄとの間のチャネル領域
１６上に、ゲート酸化膜３を介して、チャネル方向の端
部がソース領域Ｓ,ドレイン領域Ｄに重なった状態にゲ
ート電極６が設けられている。Ｎ型低濃度不純物領域１
１s,Ｎ型低濃度不純物領域１１dとシリコン基板１との
境界に沿って、それぞれＮ型高濃度不純物領域１３s,Ｎ
型高濃度不純物領域１３dの直下からゲート電極６の直
下の領域に延在する一対のチャネル拡散領域１０,１０
が形成されている。このチャネル拡散領域１０は、ウエ
ル領域１と同じＰ型で、同図(b)に示すように、ウエル
領域１よりも高濃度の不純物が非均一にドーピングされ
ている(同図(d)はシリコン基板１の表面に沿ったx方向
の不純物濃度を表している。)。このチャネル拡散領域
１０によって短チャネル効果を抑制することができる。
また、この電界効果トランジスタは、Ｎ型高濃度不純物
領域１３s,１３dの直下に、後述するようにチャネル拡
散領域１０,１０の不純物濃度を低下させて形成された
Ｐ型低濃度不純物領域１５,１５を有している。
【００１２】この電界効果トランジスタは次のようにし
て作製する。
【００１３】まず、図５(a)に示すように、Ｐ型シリ
コン基板(ウエル領域)１の表面に、素子分離領域２を形
成して活性領域４を規定する。この活性領域４上に、図
示しない薄い酸化膜(膜厚１０〜５０nm)を形成する。な
お、ウエル領域１の不純物濃度は１０16〜１０17at／cm
3とする。
【００１４】次に、シリコン基板１の表面に対して略
垂直にＰ型不純物５を注入して、活性領域(チャネル領
域)４表面の閾値電圧を抑制する。Ｐ型不純物５のイオ
ン種は例えばホウ素とし、加速エネルギーは１０〜４０
Ｋev、注入量は１０11〜１０13ions／cm2とする。
【００１５】次に、同図(b)に示すように、上記活性
領域４上の薄い酸化膜を除去した後、熱成長法によっ
て、上記活性領域４の表面にゲート酸化膜３を形成す
る。このゲート酸化膜の膜厚は７〜１０nmとする(チャ
ネル長の設定値０.３μmに対応している)。
【００１６】次に、減圧ＣＶＤ法によってゲート酸化
膜３上に全面にポリシリコン膜を堆積し、このポリシリ
コン膜をホトリソグラフィおよびエッチングによって加
工して、所定寸法のゲート電極６を形成する。なお、こ
のゲート電極６はポリシリコンの単層で構成するほか、
タングステン,モリブテン,チタンなどの高融点金属とポ
リシリコンとの２層で構成しても良い。
【００１７】次に、上記ゲート電極６をマスクとして
シリコン基板１の表面に略垂直に、Ｎ型不純物７をイオ
ン注入する。このＮ型不純物７のイオン種は例えばリン
とし、加速エネルギーは２０〜５０Ｋev、注入量は１０
12〜１０14ions／cm2とする。注入されたＮ型不純物
７′は、ソース,ドレイン領域の一部をなすＮ型低濃度
不純物領域１１s,１１d(同図(d)に示す)を形成する。
【００１８】次に、同図(c)に示すように、ゲート電
極６をマスクとして、シリコン基板１の表面に斜め方向
からＰ型不純物８をイオン注入する(斜め回転イオン注
入)。このとき、注入角はシリコン基板１の表面の法線
に対して１５〜４５度とし、ゲート電極６の法線を中心
にシリコン基板１をある角度をステップにして回転させ
る。上記Ｐ型不純物のイオン種は例えばホウ素とし、加
速エネルギーは３０〜１００Ｋev、注入量は１０12〜１
０13ions／cmとする。注入されたＰ型不純物８′は、同
図(d)に示すように、ゲート電極６の直下に、その両側
から電極幅の約１／３だけ侵入した状態に、非均一にド
ーピングされたチャネル拡散領域(Ｐ型高濃度不純物領
域)１０,１０を形成する。このＰ型高濃度不純物領域１
０,１０は上記Ｎ型低濃度不純物領域１１s,１１dの直下
に延在する。
【００１９】なお、この非均一にドーピングされたチャ
ネル拡散領域１０,１０を形成する工程を先に行い、
上記Ｎ型低濃度拡散領域１１s,１１dを形成する工程
を後に行っても良い。
【００２０】次に、同図(d)に示すように、公知の技
術を用いて、ゲート電極６の両側にＳiＯ2からなる側壁
９,９を形成する。続いて、ゲート電極６およびＳiＯ2
側壁９をマスクとして、シリコン基板１の表面に略垂直
に、Ｎ型不純物１２をイオン注入する。このＮ型不純物
１２のイオン種は例えばヒ素とし、加速エネルギーは３
０〜５０Ｋev、注入量は１０14〜１０16ions／cm2とす
る。これにより、側壁９,９の両側の基板表面に、Ｎ型
不純物１２′が注入される。注入されたＮ型不純物１
２′は、同図(e)に示すように、それぞれ上記Ｎ型低濃
度不純物領域１１s,１１dの外側にＮ型高濃度不純物領
域１３s,１３dを形成する。上記Ｎ型低濃度不純物領域
１１sとＮ型高濃度不純物領域１３sとでソース領域Ｓを
構成する一方、Ｎ型低濃度不純物領域１１dとＮ型高濃
度不純物領域１３dとでドレイン領域Ｄを構成する(ＬＤ
Ｄ構造)。
【００２１】ここで、ドレイン領域Ｄにおいて表面近傍
の不純物濃度を深さ方向に見た場合、図３に示すような
状態となっている。すなわち、表面から０.１μmの深さ
まではＮ型高濃度不純物領域１３dに対応するＮ型高濃
度部分ＣAが現れ、０.１μm〜０.２μmの深さではＰ型
高濃度不純物領域１０に対応するＰ型高濃度部分ＣEが
表れる。０.２μm以上の深さではウエル領域１の濃度に
対応する部分ＣBが表れる。
【００２２】次に、シリコン基板１の表面に略垂直
に、Ｎ型不純物１４を、注入深さの中心ＲpがＮ型高濃
度不純物領域１３s,１３dの深さよりも深くかつチャネ
ル拡散領域１０,１０の深さ(図中に破線で示す最深の箇
所)よりも浅くなるように、加速エネルギを設定してイ
オン注入する。このとき、注入量は、Ｐ型高濃度不純物
領域１０を補償するように、同図(c)に示したＰ型不純
物８の注入量と略同じに設定する。詳しくは、この例で
は、注入深さの中心をＲp＝０.１２μmとし、分布半径
を△Ｒp＝０.０５μmとした。Ｎ型不純物１４のイオン
種は例えばリンとし、加速エネルギーは５０〜１００Ｋ
ev、注入量は１０12〜１０14ions／cm2とする。注入さ
れたＮ型不純物１４′は、Ｎ型高濃度不純物領域１３s,
１３dとウエル領域１と間のＰ型高濃度不純物領域１０
を補償、すなわち、この領域の活性不純物量を低下させ
る。この結果、同図(f)に示すように、この領域はＰ型
低濃度不純物領域１５に変化する。
【００２３】ここで、ドレイン領域Ｄにおいて表面近傍
の不純物濃度を深さ方向に見た場合、図４に示すような
状態となっている。すなわち、表面から０.１μmの深さ
までは、工程(図３)と同様に、Ｎ型高濃度不純物領域
１３dに対応するＮ型高濃度部分ＣAが現れる。しかし、
０.１μm〜０.２μmの深さではＰ型低濃度不純物領域１
５に対応するＰ型低濃度部分ＣDが表れる。０.２μm以
上の深さではウエル領域１の濃度に対応する部分ＣBが
表れる。総合的に見ると、図２に示すように、Ｐ型高濃
度部分ＣEから補償用のＮ型不純物の濃度ＣCを差し引い
た結果、Ｐ型低濃度部分ＣDが形成されたことが分か
る。なお、Ｎ型高濃度不純物領域１３dの不純物濃度の
代表値は約１０20at／cm3、Ｐ型低濃度不純物領域１５
の濃度の代表値は約１０16at／cm3、ウエル領域１の濃
度の代表値は約１０16at／cm3をとなっている。
【００２４】このようにして、図１に示したように、Ｎ
型高濃度不純物領域１３s,１３dとＰ型シリコン基板(ウ
エル領域)１との間に、Ｐ型低濃度不純物領域１５を有
する電界効果トランジスタを作製することができる。
【００２５】このＰ型低濃度不純物領域１５の存在によ
って、ドレイン領域Ｄとシリコン基板１との間で空乏層
が広がり易くなる。この結果、電界を緩和でき、接合耐
圧を高めることができる。また、接合容量を減少させ
て、応答速度を改善することができる。実際に、図８に
示すように、従来に比して、ドレイン領域Ｄとシリコン
基板１との間の静電容量を約２５％だけ低下させること
ができた。
【００２６】なお、上に述べた例では、ソース領域Ｓ
側,ドレイン領域Ｄ側にそれぞれＰ型低濃度不純物領域
１５を形成したが、動作上はドレイン領域Ｄ側にバイア
スが印加されることから、Ｐ型低濃度不純物領域１５を
ドレインＤ側にのみ形成しても良い。この場合、図６
(a)〜(d)に示すように、上記工程〜までは全く同様
に進める。そして、図６(e)に示すように、濃度補償用
のＮ型不純物１４を注入するときに、ソース領域Ｓ側を
レジスト２０でマスクして、ドレイン領域Ｄ側にのみ注
入されるようにする。これにより、同図(f)に示すよう
に、ドレイン領域Ｄ側にのみＰ型低濃度不純物領域１５
を形成することができる。
【００２７】また、非均一にドーピングされたチャネル
拡散領域(Ｐ型高濃度不純物領域)１０をドレインＤ側に
のみ形成しても良い。この場合、図７(a)〜(d)に示すよ
うに、上記工程〜までは全く同様に進める。そし
て、図７(c)に示すように、非均一にドーピングされた
チャネル形成用のＰ型不純物８を注入するときに、ソー
ス領域Ｓ側をレジスト２１でマスクして、ドレイン領域
Ｄ側にのみ注入されるようにする。これにより、同図
(d)に示すように、ドレイン領域Ｄ側にのみチャネル拡
散領域(Ｐ型高濃度不純物領域)１０を形成することがで
きる。さらに、図７(e)に示すように、濃度補償用のＮ
型不純物１４を注入するとき、リース領域Ｓ側をレジス
トでマスクし、ドレイン領域Ｄ側のみに注入されるよう
にする。
【００２８】なお、この実施例ではＬＤＤ構造の電界効
果トランジスタにＰ型低濃度不純物領域１５を設けた
が、当然ながら、これに限られるものではない。この発
明は、Ｎ型低濃度不純物領域１１s,１１dを有しない電
界効果トランジスタにも適用することができる。
【００２９】また、当然ながら、この発明は、図１の例
に対して各部のＰ型,Ｎ型を入れ替えた構造の電界効果
トランジスタにも適用することができる。
【００３０】
【発明の効果】以上より明らかなように、この発明の電
界効果トランジスタは、チャネル拡散領域を有している
ので、従来の電界効果トランジスタと同様に短チャネル
効果を抑制することがでできる。しかも、上記チャネル
拡散領域のうちドレイン領域の直下の部分に、チャネル
領域と異なる導電型の不純物をドーピングして、上記チ
ャネル拡散領域のうちゲート電極の直下の部分よりも活
性不純物の濃度を低くしているので、ドレイン領域と半
導体基板との間で空乏層を広がり易くすることができ
る。この結果、電界を緩和でき、接合耐圧を高めること
ができる。また、接合容量を減少させて、応答速度を改
善することができる。
【００３１】また、この発明の電界効果トランジスタの
製造方法によれば、短チャネル効果を抑制できる上、ド
レインと半導体基板との間の接合耐圧を高め、かつ、応
答速度を改善できる電界効果トランジスタを容易に作製
することができる。
【図面の簡単な説明】
【図１】 この発明の一実施例の電界効果トランジスタ
の断面およびチャネルに沿った方向の不純物濃度分布を
示す図である。
【図２】 上記電界効果トランジスタの基板深さ方向の
不純物濃度分布を総合的に示す図である。
【図３】 上記電界効果トランジスタの作製工程中にお
ける基板深さ方向の不純物濃度分布を示す図である。
【図４】 上記電界効果トランジスタの作製工程中にお
ける基板深さ方向の不純物濃度分布を示す図である。
【図５】 上記電界効果トランジスタの作製方法を説明
する工程図である。
【図６】 この発明の別の実施例の電界効果トランジス
タの作製方法を説明する工程図である。
【図７】 この発明の別の実施例の電界効果トランジス
タの作製方法を説明する工程図である。
【図８】 図１に示した電界効果トランジスタのドレイ
ンと基板との間の静電容量を示す図である。
【図９】 従来の電界効果トランジスタの断面を示す図
である。
【符号の説明】
１ Ｐ型シリコン基板(ウエル領域) ２ 素子分離領域 ３ ゲート酸化膜 ４ 活性領域 ５,８ Ｐ型不純物 ７,１２,１４ Ｎ型不純物 ６ ゲート電極 ９ ＳiＯ2側壁 １０ チャネル拡散領域(Ｐ型高濃度不純物領域) １１s,１１d Ｎ型低濃度不純物領域 １３s,１３d Ｎ型高濃度不純物領域 １５ Ｐ型低濃度不純物領域 ２０,２１ レジスト Ｄ ドレイン領域 Ｓ ソース領域

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 Ｐ型とＮ型のうち一方の導電型の半導体
    基板の表面に、Ｐ型とＮ型のうち他方の導電型を有し、
    互いに離間して設けられたソース領域,ドレイン領域
    と、上記ソース領域とドレイン領域との間のチャネル領
    域上に、チャネル方向の端部が上記ソース領域,ドレイ
    ン領域に重なった状態に設けられたゲート電極と、上記
    一方の導電型で上記半導体基板よりも高濃度の不純物を
    有し、上記ソース領域,ドレイン領域の両方またはドレ
    イン領域のみと上記半導体基板との境界に沿って、それ
    ぞれ上記ソース領域,ドレイン領域の両方またはドレイ
    ン領域のみの直下から上記ゲート電極の直下の領域に延
    在するチャネル拡散領域とを備えて、上記高濃度のチャ
    ネル拡散領域によって短チャネル効果を抑制するように
    した電界効果トランジスタにおいて、 上記チャネル拡散領域のうち上記ドレイン領域の直下の
    部分は、上記他方の導電型の不純物がドーピングされ
    て、上記チャネル拡散領域のうち上記ゲート電極の直下
    の部分よりも活性不純物の濃度が低くなっていることを
    特徴とする電界効果トランジスタ。
  2. 【請求項２】 Ｐ型とＮ型のうち一方の導電型の半導体
    基板の表面に、ゲート絶縁膜を形成し、このゲート絶縁
    膜上に、所定寸法のゲート電極を形成する工程と、 上記ゲート電極をマスクとして、上記半導体基板の表面
    に斜め方向から上記一方の導電型の不純物をイオン注入
    して、上記半導体基板表面のうち上記ゲート電極の両側
    およびこの両側から上記ゲート電極の直下に所定距離だ
    け入った部分に、上記半導体基板よりも高濃度の不純物
    を有するチャネル拡散領域を形成する工程と、 上記ゲート電極をマスクとして、上記半導体基板の表面
    に略垂直に、上記他方の導電型の不純物をイオン注入し
    て、上記チャネル拡散領域のうち上記ゲート電極の両側
    に相当する部分の表面に、ソース領域,ドレイン領域を
    形成する工程と、 上記半導体基板の表面に略垂直に、上記他方の導電型の
    不純物を、注入深さの中心が上記ソース領域,ドレイン
    領域の深さよりも深くかつ上記チャネル拡散領域の最深
    箇所よりも浅くなるように加速エネルギを設定した状態
    で、上記チャネル拡散領域形成時と略同じ量だけイオン
    注入して、上記チャネル拡散領域のうち上記ソース領
    域,ドレイン領域の直下の部分の活性不純物量を低減す
    る工程を有することを特徴とする電界効果トランジスタ
    の製造方法。
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