JPH03250784A - Ｓｒａｍ共用化プリント基板 - Google Patents
Ｓｒａｍ共用化プリント基板Info
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- JPH03250784A JPH03250784A JP4787990A JP4787990A JPH03250784A JP H03250784 A JPH03250784 A JP H03250784A JP 4787990 A JP4787990 A JP 4787990A JP 4787990 A JP4787990 A JP 4787990A JP H03250784 A JPH03250784 A JP H03250784A
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- Japan
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- sram
- terminal hole
- terminal
- printed circuit
- capacity sram
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0286—Programmable, customizable or modifiable circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は小容量ＳＲＡＭの代りに大容量ＳＲＡＭを装
着可能とするＳＲＡＭ共用化のためのプリント基板に関
するものである。
着可能とするＳＲＡＭ共用化のためのプリント基板に関
するものである。
［従来の技術］
一般の電子機器、システムにおいて多数のＳＲＡＭを装
着したプリント基板が多用されている。
着したプリント基板が多用されている。
第４図〜第６図はそれぞれプリント基板上に装着される
１６にビット（２０４８語×８ビット構成）、６４にビ
ット（８１９２語×８ビット構成）および２５６にビッ
ト（３２７６８８ｉ！ｉＸ８ビット構成）のＳＲＡＭ
（スタテックランダムアクセスメモリ）を上側面から見
た端子（ビン）の配置図であり、各端子には端子番号を
書き込み、その機能を添書きした。第４〜第６図におい
て、ｆｌ）は１、６ ＫビットＳＲＡＭ （以下、１６
ＫｓＲＡＭと記す）、（２）は６４にビットＳＲＡＭ
（以下、６４ＫＳＲＡＭと記す）１３）は２５６にビッ
トＳＲＡＭ （以下、２５６ＫＳＲＡＭと記す） 、
（４１は端子であり、１６ＫＳＲＡＭ＋１１の場合は２
４本の端子を、６４ＫＳＲＡＭｆ２１および２５６ＫＳ
ＲＡ Ｍ （３）の場合は２８本の端子を有する。
１６にビット（２０４８語×８ビット構成）、６４にビ
ット（８１９２語×８ビット構成）および２５６にビッ
ト（３２７６８８ｉ！ｉＸ８ビット構成）のＳＲＡＭ
（スタテックランダムアクセスメモリ）を上側面から見
た端子（ビン）の配置図であり、各端子には端子番号を
書き込み、その機能を添書きした。第４〜第６図におい
て、ｆｌ）は１、６ ＫビットＳＲＡＭ （以下、１６
ＫｓＲＡＭと記す）、（２）は６４にビットＳＲＡＭ
（以下、６４ＫＳＲＡＭと記す）１３）は２５６にビッ
トＳＲＡＭ （以下、２５６ＫＳＲＡＭと記す） 、
（４１は端子であり、１６ＫＳＲＡＭ＋１１の場合は２
４本の端子を、６４ＫＳＲＡＭｆ２１および２５６ＫＳ
ＲＡ Ｍ （３）の場合は２８本の端子を有する。
（５）は電源（バッテリバックアップ電源） 、 １６
１はＧＮＤ （接地）、（７）はコンデンサを示す。
１はＧＮＤ （接地）、（７）はコンデンサを示す。
次に、各端子（］Ｏ０に端子番号と共に併記された役割
（機能）を示す記号について説明する。ＡＯ〜Ａ１５は
アドレスバス端子、ｌ１０１〜ｒ１０８はデータ入出力
用のデータバス端子ＯＥは読出し指令信号端子、ＷＥは
書込み指令信号端子、ＣＳはチップセレクト端子であり
、第５図におけるＣＳ、、ＣＳ２はそれぞれ第１および
第２のチップセレクト端子、ＶＣＣは電源端子、Ｖ ｓ
ｓは接地端子を示す。１６ＫＳＲＡＭ（１＋と６４ＫＳ
ＲＡＭ（２）および２５６ Ｋ Ｓ ＲＡ Ｍ ［３１
とは端子数が異なり、 ６４ Ｋ Ｓ ＲＡ Ｍ ［
２） と２５６ＫＳＲΔＭ（３）とは端子の数は２８本
で同じであるが、端子の役割が１例＾ば端子番号１，２
０．２６番について異なっている。ただし端子および端
子間寸法は各Ｓ’ ＲＡ Ｍ共同−に標準化されており
１例えば２５６ＫＳＲＡＭ（３１装着用のプリント基板
の端子穴には６４ Ｋ Ｓ ＲＡ Ｍ （２）および１
（３ＫＳＲＡＭｆ１．ｌの装着を可能とする。
（機能）を示す記号について説明する。ＡＯ〜Ａ１５は
アドレスバス端子、ｌ１０１〜ｒ１０８はデータ入出力
用のデータバス端子ＯＥは読出し指令信号端子、ＷＥは
書込み指令信号端子、ＣＳはチップセレクト端子であり
、第５図におけるＣＳ、、ＣＳ２はそれぞれ第１および
第２のチップセレクト端子、ＶＣＣは電源端子、Ｖ ｓ
ｓは接地端子を示す。１６ＫＳＲＡＭ（１＋と６４ＫＳ
ＲＡＭ（２）および２５６ Ｋ Ｓ ＲＡ Ｍ ［３１
とは端子数が異なり、 ６４ Ｋ Ｓ ＲＡ Ｍ ［
２） と２５６ＫＳＲΔＭ（３）とは端子の数は２８本
で同じであるが、端子の役割が１例＾ば端子番号１，２
０．２６番について異なっている。ただし端子および端
子間寸法は各Ｓ’ ＲＡ Ｍ共同−に標準化されており
１例えば２５６ＫＳＲＡＭ（３１装着用のプリント基板
の端子穴には６４ Ｋ Ｓ ＲＡ Ｍ （２）および１
（３ＫＳＲＡＭｆ１．ｌの装着を可能とする。
Ｌ発明が解決しようとする課題Ｊ
ＳＲＡＭの端子数および各端子の役割が一般にそのメモ
リ容量にて異なるので、プリント基板への上記ＳＲΔＭ
の装着工程において、必要とするメモリ８徂のものが入
手できない場合には、よりメモリ容量の大きな人吉ｆｉ
ｓＲＡＭで代用したくとも従来のプリント基板では装着
することができず、メモリ各社や端子数の異なる各ＳＲ
ＡＭに合わせて複数種類のプリント基板を準備しなけれ
ばならないなどの問題点があった。
リ容量にて異なるので、プリント基板への上記ＳＲΔＭ
の装着工程において、必要とするメモリ８徂のものが入
手できない場合には、よりメモリ容量の大きな人吉ｆｉ
ｓＲＡＭで代用したくとも従来のプリント基板では装着
することができず、メモリ各社や端子数の異なる各ＳＲ
ＡＭに合わせて複数種類のプリント基板を準備しなけれ
ばならないなどの問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、小容量ＳＲＡＭの代りに大容量ＳＲＡＭを
装着可能とするＳＲＡＭ共用化のためのプリント基板を
得ることを目的とする。
れたもので、小容量ＳＲＡＭの代りに大容量ＳＲＡＭを
装着可能とするＳＲＡＭ共用化のためのプリント基板を
得ることを目的とする。
［課題を解決するための手段］
第１の発明に係わるＳＲＡＭ共用化のためのプリント基
板は、小吉１ｔｓＲＡＭの代りに端子数の異なる大容量
ＳＲＡＭを装着可能に上記大官ｉｉＳＲＡＭの端子数の
端子穴を形成し、上記小容量ＳＲＡＭと上記大容量ｓＲ
ＡＭとの接地端子穴を共用すると共にそれぞれの電源端
子穴間を接続し、上記小吉ｌｌＳＲＡＭのＷＥ端子穴は
第１の抵抗器を介して上記大官ｊｌｉｓＲＡＭのＷＥ端
子穴と接続すると共に上記小吉ｆＩＳＲＡＭを装着時に
誤装着を防止すべく不要となる端子穴間近傍に上記第１
の抵抗器を装着し２かっ、上記小吉１ｉｓＲＡＭのＷＥ
端子穴は第２の抵抗器を介して上記電源端子穴とを接続
すべ（プリント配線を形成したものである。
板は、小吉１ｔｓＲＡＭの代りに端子数の異なる大容量
ＳＲＡＭを装着可能に上記大官ｉｉＳＲＡＭの端子数の
端子穴を形成し、上記小容量ＳＲＡＭと上記大容量ｓＲ
ＡＭとの接地端子穴を共用すると共にそれぞれの電源端
子穴間を接続し、上記小吉ｌｌＳＲＡＭのＷＥ端子穴は
第１の抵抗器を介して上記大官ｊｌｉｓＲＡＭのＷＥ端
子穴と接続すると共に上記小吉ｆＩＳＲＡＭを装着時に
誤装着を防止すべく不要となる端子穴間近傍に上記第１
の抵抗器を装着し２かっ、上記小吉１ｉｓＲＡＭのＷＥ
端子穴は第２の抵抗器を介して上記電源端子穴とを接続
すべ（プリント配線を形成したものである。
また、第２の発明に係わるＳＲＡＭ共用化のためのプリ
ント基板は、小吉ＩｓＲＡＭの代りに端子数の等しい大
容量Ｓ ＲＡＭを装着可能に上記小容量ＳＲＡＭと上記
大容量 Ｓ ＲＡ Ｍとの接地端子穴および電源端子穴
を共用すると共に上記小容量ＳＲＡＭのＮＣ端子穴は上
記接地端子穴と接続し、上記小吉ｆｉＳＲＡＭが２本の
Ｏ３端子を有する場合には上記大官ｇｋｓＲＡＭと共通
する第１のＣ５端子穴を上記ＳＲＡＭの共通するＣ５端
子穴とし、上記小吉ＪｉＳＲＡＭの第２のＣ５端子穴を
上記電＃端子穴と接続すべくプリント配線を形成したも
のである。
ント基板は、小吉ＩｓＲＡＭの代りに端子数の等しい大
容量Ｓ ＲＡＭを装着可能に上記小容量ＳＲＡＭと上記
大容量 Ｓ ＲＡ Ｍとの接地端子穴および電源端子穴
を共用すると共に上記小容量ＳＲＡＭのＮＣ端子穴は上
記接地端子穴と接続し、上記小吉ｆｉＳＲＡＭが２本の
Ｏ３端子を有する場合には上記大官ｇｋｓＲＡＭと共通
する第１のＣ５端子穴を上記ＳＲＡＭの共通するＣ５端
子穴とし、上記小吉ＪｉＳＲＡＭの第２のＣ５端子穴を
上記電＃端子穴と接続すべくプリント配線を形成したも
のである。
［作 用］
第１の発明におけるプリント基板の端子穴は大容量ＳＲ
ＡＭの端子数に合わせて形成され、プリント配線は小吉
ｆｆｉ： Ｓ ＲＡ Ｍと上記大容量Ｓ ＲＡＭとの接
地端子穴を共用すると共にそれぞれの電源端子穴間を接
続し、上記小吉１ｉｓＲＡＭのＷＥ端子が第１の抵抗器
を介して上記大容量ＳＲＡＭのＷＥ端子と接続されると
共に上記小吉ｆｆｉ Ｓ ＲＡ Ｍを装着時に誤装着を
防止すべく不要となる端子穴間近傍に上記第１の抵抗器
を装着し、かつ、上記墨客ｊｌｓＲＡＭのＷＥ端子は第
２の抵抗器を介して上記電源端子穴とを接続すべく形成
される。
ＡＭの端子数に合わせて形成され、プリント配線は小吉
ｆｆｉ： Ｓ ＲＡ Ｍと上記大容量Ｓ ＲＡＭとの接
地端子穴を共用すると共にそれぞれの電源端子穴間を接
続し、上記小吉１ｉｓＲＡＭのＷＥ端子が第１の抵抗器
を介して上記大容量ＳＲＡＭのＷＥ端子と接続されると
共に上記小吉ｆｆｉ Ｓ ＲＡ Ｍを装着時に誤装着を
防止すべく不要となる端子穴間近傍に上記第１の抵抗器
を装着し、かつ、上記墨客ｊｌｓＲＡＭのＷＥ端子は第
２の抵抗器を介して上記電源端子穴とを接続すべく形成
される。
また、第２の発明におけるプリント基板のプリント配線
は、墨客ｊｌｔｓＲＡＭと大吉ｊｌＳＲＡＭとの接地端
子穴および電源端子穴を共用すると共に上記墨客ｔｓＲ
ＡＭのＮＣ端子穴は上記接地端子穴と接続し、上記墨客
１ｔＳＲＡＭが２本のＣ８端子を有する場合には上記大
容量ＳＲＡＭと共通する第１のＣＳ端子の端子穴を上記
ＳＲＡＭの共通するＯ５端子穴とし、上記墨客ｆｉＳＲ
ＡＭの第２のＣ８端子穴を上記電源端子穴と接続すべく
形成される。
は、墨客ｊｌｔｓＲＡＭと大吉ｊｌＳＲＡＭとの接地端
子穴および電源端子穴を共用すると共に上記墨客ｔｓＲ
ＡＭのＮＣ端子穴は上記接地端子穴と接続し、上記墨客
１ｔＳＲＡＭが２本のＣ８端子を有する場合には上記大
容量ＳＲＡＭと共通する第１のＣＳ端子の端子穴を上記
ＳＲＡＭの共通するＯ５端子穴とし、上記墨客ｆｉＳＲ
ＡＭの第２のＣ８端子穴を上記電源端子穴と接続すべく
形成される。
［発明の実施例］
この発明の一実施例を第１図〜第３図により説明する。
図中、従来例と同じ符号で示されたものは従来例のそれ
ど同一もしくは同等なものを示す。
ど同一もしくは同等なものを示す。
第１図は１６ＫＳＲＡＭ［１，ｌの代りに２５６ＫＳ
ＲＡ Ｍ ＣＳ１を装着するＳ ＲＡＭ共用化のための
プリント基板（１１）の回路図、第２図は１６ＫＳＲＡ
Ｍ ｍの実装状態を示す外観の一部を示す図である。
ＲＡ Ｍ ＣＳ１を装着するＳ ＲＡＭ共用化のための
プリント基板（１１）の回路図、第２図は１６ＫＳＲＡ
Ｍ ｍの実装状態を示す外観の一部を示す図である。
第１図において（８）は後述のプリント基板（１１）に
形成されたＳＲＡＭ装着のための端子穴であり、各端子
穴に付した記号Ｔ１〜７２８は２５６ＫＳＲΔＭ（３）
装着時の端子番号を示し１例えばＴ ３ （１１のごと
＜（）内に付された数字は１６ Ｋ Ｓ ＲＡ Ｍ （
１１装着時の端子番号を示す、（９）は１６にと２５６
ＫＳＲＡＭ（１１，（３１の書込指令信号を切替えるた
めの抵抗器、（ｌＯ）は２５６ＫＳＲＡＭ装着時Ａｌｌ
端子を“Ｈ”レベルに確定させるためのプルアップ抵抗
器である。
形成されたＳＲＡＭ装着のための端子穴であり、各端子
穴に付した記号Ｔ１〜７２８は２５６ＫＳＲΔＭ（３）
装着時の端子番号を示し１例えばＴ ３ （１１のごと
＜（）内に付された数字は１６ Ｋ Ｓ ＲＡ Ｍ （
１１装着時の端子番号を示す、（９）は１６にと２５６
ＫＳＲＡＭ（１１，（３１の書込指令信号を切替えるた
めの抵抗器、（ｌＯ）は２５６ＫＳＲＡＭ装着時Ａｌｌ
端子を“Ｈ”レベルに確定させるためのプルアップ抵抗
器である。
次に１．６ Ｋと２５６ Ｋ Ｓ ＲＡ、Ｍ（１１，（
３）の共用回路と実装方式について説明する。１６Ｋｓ
ＲＡＭ ｆ１＋はその１，１２．１３．２４番ビンが２
５６ Ｋ Ｓ ＲＡ Ｍ （３）の３．１４．１５．２
６番ビンに対応するように実装させる。この場合、ピン
アサインが一致しない２５６ Ｋ Ｓ ＲＡ Ｍ Ｔ３
）のＡｌ１、、Ａ１．２についてはＧ Ｎ Ｄ （６１
へ接続することによりアドレスを確定させる。書込指令
信号端子であるＷＥ端子については１６ＫｓＲＡＭ［１
１の装着時に抵抗器（９）を実装し、２５６ＫＳＲＡＭ
（３）実装時には抵抗器（９）を実装しないことにより
書込指令信号の入力元を切替えることにする。
３）の共用回路と実装方式について説明する。１６Ｋｓ
ＲＡＭ ｆ１＋はその１，１２．１３．２４番ビンが２
５６ Ｋ Ｓ ＲＡ Ｍ （３）の３．１４．１５．２
６番ビンに対応するように実装させる。この場合、ピン
アサインが一致しない２５６ Ｋ Ｓ ＲＡ Ｍ Ｔ３
）のＡｌ１、、Ａ１．２についてはＧ Ｎ Ｄ （６１
へ接続することによりアドレスを確定させる。書込指令
信号端子であるＷＥ端子については１６ＫｓＲＡＭ［１
１の装着時に抵抗器（９）を実装し、２５６ＫＳＲＡＭ
（３）実装時には抵抗器（９）を実装しないことにより
書込指令信号の入力元を切替えることにする。
抵抗（１０）は２５６ＫＳＲＡＭ装着時、抵抗器（９）
が実装されないため端子Ａｌｌが不安定となるのを避け
るために挿入したものである。また、抵抗器（９）の実
装位置を第２図に示すように２５６ＫＳＲＡＭの１．２
番ビンと２７．２８番ビンの間にすることにより、１６
にと２５６ＫＳＲＡＭとの誤実装の防止、例えば１６Ｋ
ＳＲＡＭ＋ｌｊの装着端子穴の間道防止、又は１６Ｋｓ
ＲＡＭ（１）の代りに２５６ Ｋ Ｓ ＲＡ Ｍ （３
）の誤装着の防止、および抵抗器（９）を実装する、し
ないによる書込指令信号の切替え間違いを防止する。例
えば、１６ＫＳＲＡＭ実装時に抵抗器（９）が無いと動
作せず、出荷時に確認可となる。また、抵抗器（９）が
あると２５６ＫＳＲＡＭは実装することができず組立時
に誤実装を防止することができる。
が実装されないため端子Ａｌｌが不安定となるのを避け
るために挿入したものである。また、抵抗器（９）の実
装位置を第２図に示すように２５６ＫＳＲＡＭの１．２
番ビンと２７．２８番ビンの間にすることにより、１６
にと２５６ＫＳＲＡＭとの誤実装の防止、例えば１６Ｋ
ＳＲＡＭ＋ｌｊの装着端子穴の間道防止、又は１６Ｋｓ
ＲＡＭ（１）の代りに２５６ Ｋ Ｓ ＲＡ Ｍ （３
）の誤装着の防止、および抵抗器（９）を実装する、し
ないによる書込指令信号の切替え間違いを防止する。例
えば、１６ＫＳＲＡＭ実装時に抵抗器（９）が無いと動
作せず、出荷時に確認可となる。また、抵抗器（９）が
あると２５６ＫＳＲＡＭは実装することができず組立時
に誤実装を防止することができる。
第３図は６４ Ｋ Ｓ ＲＡ Ｍ （２）の代りに２５
６ＫＳ ＲＡ Ｍ ［３）を装着するＳＲＡＭ共用化の
ためのプリント基板の回路図である。図において、 （
１２１は６４ Ｋ Ｓ ＲＡ Ｍ ＋２１を装着の場合
に第１および第２のチップセレクト信号のいずれかを選
択するようにデツプセレクト信号を制御するためのＮＡ
ＮＤゲート、（１３）は入力信号を反転するインペラで
ある。
６ＫＳ ＲＡ Ｍ ［３）を装着するＳＲＡＭ共用化の
ためのプリント基板の回路図である。図において、 （
１２１は６４ Ｋ Ｓ ＲＡ Ｍ ＋２１を装着の場合
に第１および第２のチップセレクト信号のいずれかを選
択するようにデツプセレクト信号を制御するためのＮＡ
ＮＤゲート、（１３）は入力信号を反転するインペラで
ある。
次に、６４にと２５６ＫＳＲＡＭ共用回路について説明
する。６４ＫＳＲＡＭｆ２）と２５６ＫＳＲＡ Ｍ ＋
３１の相違点である１番ビンと２６番ビン＋ｊ、第３図
に示すように、それぞれＧ Ｎ Ｄ （６）と電源（５
）に接続することによりアドレスを確定させる。６４Ｋ
ＳＲＡＭの選択をチップセレクト信号ｌと２の両方で行
っている場合、２０番ビンにはチップセレクト信号ｌを
インバータ（１３）により反転させチップセレクト信号
２とのＮＡＮＤをとって入力させることによりＳ ＲＡ
Ｍが選択されるようにする。
する。６４ＫＳＲＡＭｆ２）と２５６ＫＳＲＡ Ｍ ＋
３１の相違点である１番ビンと２６番ビン＋ｊ、第３図
に示すように、それぞれＧ Ｎ Ｄ （６）と電源（５
）に接続することによりアドレスを確定させる。６４Ｋ
ＳＲＡＭの選択をチップセレクト信号ｌと２の両方で行
っている場合、２０番ビンにはチップセレクト信号ｌを
インバータ（１３）により反転させチップセレクト信号
２とのＮＡＮＤをとって入力させることによりＳ ＲＡ
Ｍが選択されるようにする。
上記実施例において、アドレスを確定させるために、第
１図に示した１ ６に／２５６ＫＳＲＡＭ共用回路では
Ａ１４ （２５６ＫＳＲＡＭの１番ビン）、Ａｌ１ （
２５６ＫＳＲＡＭの２番ビン）をそれぞれＧＮＤに接続
し、第３図に示した６４に／２５６ＫＳＲＡＭ共用回路
ではＡ１４ （２５６ＫＳＲＡＭの１番ビン）をＧＮＤ
に接続したが、上記Ａ１２、Ａ１４アドレス端子は２．
２ ［Ｖ］以上の電位にプルアップしてアドレスを確定
することも可能である。
１図に示した１ ６に／２５６ＫＳＲＡＭ共用回路では
Ａ１４ （２５６ＫＳＲＡＭの１番ビン）、Ａｌ１ （
２５６ＫＳＲＡＭの２番ビン）をそれぞれＧＮＤに接続
し、第３図に示した６４に／２５６ＫＳＲＡＭ共用回路
ではＡ１４ （２５６ＫＳＲＡＭの１番ビン）をＧＮＤ
に接続したが、上記Ａ１２、Ａ１４アドレス端子は２．
２ ［Ｖ］以上の電位にプルアップしてアドレスを確定
することも可能である。
また、１６に／２５６ＫＳＲＡＭ共用回路では書込み指
令信号の入力光を変え、なおかつ、１６ＫＳＲＡＭの誤
実装を防止するために抵抗（９）を使用しているが、こ
れを短絡片等の部品に変えることも可能である。さらに
、６４に／２５６ＫＳＲＡＭ共用回路では、ＳＲＡＭの
選択をチップセレクト信号ｌまたは２のどちらか一方の
みで行っている場合には、２６番ビンを電源に接続し、
制御を行っているチップセレクト信号を２０番ビンに接
続することも可能である。
令信号の入力光を変え、なおかつ、１６ＫＳＲＡＭの誤
実装を防止するために抵抗（９）を使用しているが、こ
れを短絡片等の部品に変えることも可能である。さらに
、６４に／２５６ＫＳＲＡＭ共用回路では、ＳＲＡＭの
選択をチップセレクト信号ｌまたは２のどちらか一方の
みで行っている場合には、２６番ビンを電源に接続し、
制御を行っているチップセレクト信号を２０番ビンに接
続することも可能である。
［発明の効果］
以上のように、第１の発明によれば、プリン］・基板に
大官ｌｌＳＲＡＭの端子数の端子穴を形成し。
大官ｌｌＳＲＡＭの端子数の端子穴を形成し。
弔客ＪｉｌＳＲＡＭと上記大容量ｓＲＡＭとの接地端子
穴を共用すると共に上記弔客ｉｓＲＡＭのＷＥ端子穴は
第１の抵抗器を介して上記大官ｆｔｓＲＡＭのＷＥ端子
穴は接続すると共に上記弔客ｆｌｌｓＲＡＭを装着時に
不要となる端子穴間の近傍に上記第１の抵抗器を装着す
べ（プリント配線を形成したので、また、第２の発明に
よれば、プリント基板における弔客ｆｆｉｓＲＡＭと大
容量ＳＲＡＭとの接地端子穴および電源端子穴を共用し
、上記小容量ＳＲＡＭが２本のＯ３端子を有する場合に
は、上記小容量ＳＲＡＭの第２のＣＳ端子穴を上記電源
端子穴と接続すべくプリント配線を形成したので、メモ
リ容量や端子数の異なる各ＳＲＡＭに合わせて複数種類
のプリント基板を準備する必要のないものが得られる効
果がある。
穴を共用すると共に上記弔客ｉｓＲＡＭのＷＥ端子穴は
第１の抵抗器を介して上記大官ｆｔｓＲＡＭのＷＥ端子
穴は接続すると共に上記弔客ｆｌｌｓＲＡＭを装着時に
不要となる端子穴間の近傍に上記第１の抵抗器を装着す
べ（プリント配線を形成したので、また、第２の発明に
よれば、プリント基板における弔客ｆｆｉｓＲＡＭと大
容量ＳＲＡＭとの接地端子穴および電源端子穴を共用し
、上記小容量ＳＲＡＭが２本のＯ３端子を有する場合に
は、上記小容量ＳＲＡＭの第２のＣＳ端子穴を上記電源
端子穴と接続すべくプリント配線を形成したので、メモ
リ容量や端子数の異なる各ＳＲＡＭに合わせて複数種類
のプリント基板を準備する必要のないものが得られる効
果がある。
第１図はこの発明の一実施例による１ ６ＫＳＲＡＭの
代りに２５６ＫＳＲＡＭを装着するＳＲＡＭ共用化のた
めのプリント基板の回路図、第２図は第１図に示した回
路図の実体配線図、第３図は６４ＫＳＲＡＭの代りに２
５６ＫＳＲＡＭを装着するＳＲＡＭ共用化のためのプリ
ント基板の回路図、第４図〜第６図は従来のプリント基
板におけるＳＲＡＭの回路図であり、それぞれ１６に、
６４に、２５６ＫＳＲＡＭの回路図である。 図において、［１）〜（３）はそれぞれ１６Ｋ、６４に
、２５６ＫＳＲＡＭ、（４）は各ＳＲＡＭの端子、（８
）はプリント基板（１０）の端子穴、（９１，（１０１
は抵抗器、（１２）はＮＡＮＤゲート素子、（１３）は
インバータ素子を示す。 なお、図中、同一符号は同一、または相当部分を示す。
代りに２５６ＫＳＲＡＭを装着するＳＲＡＭ共用化のた
めのプリント基板の回路図、第２図は第１図に示した回
路図の実体配線図、第３図は６４ＫＳＲＡＭの代りに２
５６ＫＳＲＡＭを装着するＳＲＡＭ共用化のためのプリ
ント基板の回路図、第４図〜第６図は従来のプリント基
板におけるＳＲＡＭの回路図であり、それぞれ１６に、
６４に、２５６ＫＳＲＡＭの回路図である。 図において、［１）〜（３）はそれぞれ１６Ｋ、６４に
、２５６ＫＳＲＡＭ、（４）は各ＳＲＡＭの端子、（８
）はプリント基板（１０）の端子穴、（９１，（１０１
は抵抗器、（１２）はＮＡＮＤゲート素子、（１３）は
インバータ素子を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (2)
- （１）小容量ＳＲＡＭの代りに端子数の異なる大容量Ｓ
ＲＡＭを装着可能に上記大容量ＳＲＡＭの端子数の端子
穴を形成し、上記小容量ＳＲＡＭと上記大容量ＳＲＡＭ
との接地端子穴を共用すると共にそれぞれの電源端子穴
間を接続し、上記小容量ＳＲＡＭのＷＥ端子穴は第１の
抵抗器を介して上記大容量ＳＲＡＭのＷＥ端子穴と接続
すると共に上記小容量ＳＲＡＭを装着時に誤装着を防止
すべく不要となる端子穴間近傍に上記第１の抵抗器を装
着し、かつ、上記小容量ＳＲＡＭのＷＥ端子穴は第２の
抵抗器を介して上記電源端子穴とを接続すべくプリント
配線を形成したことを特徴とするＳＲＡＭ共用化のため
のプリント基板。 - （２）小容量ＳＲＡＭの代りに端子数の等しい大容量Ｓ
ＲＡＭを装着可能に上記小容量ＳＲＡＭと上記大容量Ｓ
ＲＡＭとの接地端子穴および電源端子穴を共用すると共
に、上記小容量ＳＲＡＭのＮＣ端子穴は上記接地端子穴
と接続し、上記小容量ＳＲＡＭが２本のＣＳ端子を有す
る場合には上記大容量ＳＲＡＭと共通する第１のＣＳ端
子穴を上記ＳＲＡＭの共通するＣＳ端子穴とし、上記小
容量ＳＲＡＭの第２のＣＳ端子穴を上記電源端子穴と接
続すべくプリント配線を形成したことを特徴とするＳＲ
ＡＭ共用化のためのプリント基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047879A JP2536652B2 (ja) | 1990-02-28 | 1990-02-28 | Ｓｒａｍ共用化プリント基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047879A JP2536652B2 (ja) | 1990-02-28 | 1990-02-28 | Ｓｒａｍ共用化プリント基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03250784A true JPH03250784A (ja) | 1991-11-08 |
| JP2536652B2 JP2536652B2 (ja) | 1996-09-18 |
Family
ID=12787672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2047879A Expired - Lifetime JP2536652B2 (ja) | 1990-02-28 | 1990-02-28 | Ｓｒａｍ共用化プリント基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536652B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04109568U (ja) * | 1991-03-11 | 1992-09-22 | 株式会社ケンウツド | プリント基板の誤挿入防止構造 |
| JPWO2021153476A1 (ja) * | 2020-01-31 | 2021-08-05 |
-
1990
- 1990-02-28 JP JP2047879A patent/JP2536652B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04109568U (ja) * | 1991-03-11 | 1992-09-22 | 株式会社ケンウツド | プリント基板の誤挿入防止構造 |
| JPWO2021153476A1 (ja) * | 2020-01-31 | 2021-08-05 | ||
| US12374967B2 (en) | 2020-01-31 | 2025-07-29 | Fanuc Corporation | Motor drive device and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2536652B2 (ja) | 1996-09-18 |
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