JPH03250817A - 誤り訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、誤り訂正回路、特に文字放送等で使用されて
いる誤り訂正符号の復号回路に関するもので、従来可変
閾値により訂正能力を向上させていたものをさらに回路
を工夫することにより性能アップをはかったものである
。

［発明の概要１ 本発明は、文字放送等に使用されている可変閾値で復号
する多数決論理素子で復号可能な符号において、最終閾
値のみ他の閾値での回数より多く復号処理することによ
り、従来の復号回路に比べて訂正能力を向上させたもの
である。

なお、本発明は、はとんどの多数決論理素子で復号可能
な符号の復号回路に適用可能であるが、説明の都合から
文字放送で使用されている（２７２．１９０）符号を用
いて具体的に解り易く以下に述べる。

［従来の技術］ 第３図は従来の誤り訂正回路（特開昭５９−１８１８４
１号公報記載）におけるデータロード後のアルゴリズム
の流れを示す。

（２７２，１９０）符号は元形の（２７３，１９１）符
号を１ビツト短縮化させたものなので、１回の訂正周期
は２７３ビツトである。先頭ビットはＯが送られたとし
て訂正はしない。このようなこれまでの復号方法では、
最終閾値の８または９で訂正を終了した時点でも、まだ
この符号で訂正可能な８ビツト以下の誤りが存在するこ
とがある。特に誤りビット数が２７２ビツト中１５〜１
６ビツト以下の場合多いようである。

第３図において、２７２ビツトのデータをデータレジス
タとシンドロームレジスタにデータロードした後、本来
の閾値を９（８でもよい）以上のしに設定して（Ｓｌｌ
）　、最初の訂正をすべてのビットについて終了した後
（Ｓ１２，５１３）　、シンドロームレジスタがすべて
Ｏになっているか否かを見る（Ｓ１４）。シンドローム
レジスタがすべてＯの場合は訂正動作を中止し、訂正で
きたとして、パケット処理に入る（Ｓ１５）。なお当然
この誤り訂正動作に入る前にもシンドロームレジスタの
内容はチエツクするので、第３図は最初のシンドローム
レジスタの内容が０でなかった場合と解釈すべきある。

Ｓ１４において１回の訂正でシンドロームレジスタが０
にならなかった場合、Ｌが最終閾値の９（または８）で
あったか否かをチエツクする（３１６）。Ｓ１６で最終
閾値に達していなかった場合には、Ｓ１７でＬ＝Ｌ−１
としてＳ１２に戻り、再度同様の誤り訂正を行う。Ｓ１
６で最終閾値に達していた場合は誤りがまだ残されてい
ると解釈して、Ｓ１８で誤り検出処理を行う。

このように従来回路では閾値を高い値に設定しておおま
かな誤り訂正を行い、徐々に閾値を下げ、最終閾値の時
点で本来の訂正を行うようにして、訂正能力を向上させ
るようにしたものである。

［発明が解決しようとする課題１ しかしながら、上記従来回路においては、最終閾値での
訂正終了の時点においても、本来この符号の訂正能力で
ある８ビツト以下の誤りが残る場合があった。

そこで、本発明の目的は、このような誤りを訂正するた
め、再度、最終閾値にて訂正を行い、実質的な誤り訂正
能力の向上をはかった誤り訂正回路を提供することにあ
る。

［課題を解決するための手段１ 上記目的を達成するため本発明は可変閾値復号回路にお
いて、最終閾値を検出する検出回路と、該検出回路の検
出結果に基づいて最終閾値でデータを複数回復号処理す
る手段とを具えたことを特徴とする。

［作　用１ 本発明によれば、上記構成によって最終閾値で複数回復
号処理され誤り訂正能力が向上する。

［実施例１ 以下、図面示す実施例に基づき本発明の詳細な説明する
。

第１図は本発明にかかる誤り訂正回路のブロック図であ
り、１は８２ビツトシンドロームレジスタ、２は多数決
回路、３はタイミング発生回路、４は２７２ビツトデー
タレジスタ、５はレジスタ１が全部Ｏか否かを検出する
誤り検出回路。

タイミング発生回路３は、ＣＰＵと、このＣＰＵの制御
プログラムを格納したＲＯＭと、後述のＬの格納領域、
データの一時格納領域およびＬ＝９でデータレジスタ４
の全てのビットについて訂正した回数を格納する回数格
納領域を含むＲＡＭとを有し、このタイミング発生回路
３への入力はクロック信号、データの先頭あるいはデー
タ期間を示すロード信号、および誤り検出回路５からの
信号があれば十分である。クロック信号、ロード信号お
よび誤り検出回路５からの信号によって、この誤り訂正
回路に必要なすべての信号がタイミング発生回路３で作
られる。ただし第１図では、タイミング発生回路３の出
力信号としては多数決回路２の閾値制御のみを記し、他
の出力信号は省略しである。

次にこのような構成の誤り訂正回路の動作について第２
図を参照しつつ説明する。

まず訂正前のデータをシンドロームレジスタ１およびデ
ータレジスタ４にロードした後、タイミング発生回路３
は多数決回路２の閾値を９以上のしに設定する（Ｓｌ）
。ついでシンドロームレジスタ１のみを１ビツトシフト
しくＳ２）、データレジスタ４内の２７２ビツトデータ
すべてについて誤り訂正する（Ｓ３）。この誤り訂正は
次のようにして行う。

すなわち、シンドロームレジスタ１からの信号をタイミ
ング発生回路３からの信号によって決定された多数決回
路２内の閾値と比較して、同回路２から誤り訂正信号を
出力する。この誤り訂正信号をデータレジスタ４の出力
に加算し、同データレジスタ４内を巡回させることによ
って、２７２ビツト全てについて誤り訂正を行う。なお
、誤り訂正信号はシンドロームレジスタ１にも戻きれる
。

ついでシンドロームレジスタ１の全てが“０”かを誤り
検出回路５を介して得られた信号によってタイミング発
生回路３で検出しくＳ４）、“Ｏ”ならばデータレジス
タ４から訂正後データをとり出してパケット処理にすす
み（Ｓ５）、“０″′でないときはＳ６でタイミング発
生回路３はＬ＝９かを判断し、Ｌ＝９でないときはＳ７
でＬの値を１つ減らしてＳ２にもどり、Ｌ＝９のときは
Ｓ８にすすむ。なお、タイミング発生回路３は最初にＬ
＝９に設定したときにフラグを“１”とする。

Ｓ８ではタイミング発生回路３のフラグを参照してＬ＝
９で２回訂正を行ったかを判断し、行っていなければＳ
２にもどって訂正動作を繰返し、２回行っていればＳ９
で誤り検出処理を行う。

なお、最終閾値は９としているが、最終閾値が８でも同
様の効果が得られるのは当然である。また、閾値を１ず
つ下げているが、２ずつあるいは３ずつ等によっても同
様の訂正効果が得られるのは当然である。さらに、最終
閾値で２回訂正を行うようにしているが、３または４回
等によっても時間はかかるが、同様の効果が得られるの
は当然である。各閾値において複数回の訂正を行っても
同様の効果が得られるのは当然である。

以上のようにタイミング発生回路３において、最終閾値
を検出し、最終閾値での訂正動作を終了した後、誤り検
８回路５の誤り検出フラグが立っている場合、すなわち
、どこかにまだ誤りがある場合には、再度誤り訂正を同
じ最終閾値で１巡して行う。これによって最後の訂正動
作直前の時点で８ビツト以下の誤りになっていればすべ
て訂正可能になる。

［発明の効果］ 以上説明したように本発明によれば、従来の復号方式で
は、復号処理終了時において訂正可能な誤りが残ったま
まの場合があったが、最終の閾値において複数回の誤り
訂正を行うことによってそれらの誤りをすべて訂正でき
るようにして、実質的な誤り訂正能力を向上させること
ができた。回路規模は従来のものに比べてほとんど変え
ずに実現が可能である。

【図面の簡単な説明】

第１図は本発明にかかる誤り訂正回路のブロック図、 第２図は同誤り訂正回路の動作を示すフローチャート、 第３図は従来の誤り訂正回路の動作を示すフローチャー
トである。 ｌ・・・シンドロームレジスタ、 ２・・・多数決回路、 ３・・・タイミング発生回路、 ４・・・データレジスタ、 ５・・・誤り検出回路。

Claims (1)

【特許請求の範囲】
1. １）可変閾値復号回路において、最終閾値を検出する検
   出回路と、該検出回路の検出結果に基づいて最終閾値で
   データを複数回復号処理する手段とを具えたことを特徴
   とする誤り訂正回路。