JPH03250924A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、オーバーサンプリング方式のＡ／Ｄ変換器に
係り、特にサンプリングクロックの作成に関する。

（ロ）従来の技術 デジタルデータが取り扱われる通信機器等に於いては、
アナログ回路部を削減し、比較的容易に高い精度を得ら
れるデジタル回路の適用を図ったオーバーサンプリング
方式のＡ／Ｄ変換器が用いられる。このオーバーサンプ
リング方式のＡ／Ｄ変換器は、本来の量子化周波数の適
数値の周波数で、入力されるアナログデータをサンプリ
ングし、そのサンプリング出力を変換して得られるデジ
タルデータをデジタルフィルタを用いて所定の期間に亘
って平均化することで量子化周波数に応じたデジタルデ
ータを得るように構成されたもので、アナログ回路の削
減が図られていると共にノイズの影響を受は難く、高い
精度を得られるという特徴を有している。

第３図は、オーバーサンプリング方式のＡ／Ｄ変換器の
構成を示すブロック図である。

サンプリング回路り１）は、デジタル出力の周波数を決
定するサンプリングクロックＳＣＫ、の周波数ｆ、（７
）ｍ倍の周波数を有するサンプリングクロックＳＣＫ、
に従ってアナログデータをサンプリングし、Ａ／Ｄ変換
回路り２〉に与えられる。Ａ／Ｄ変換回路（２）は、サ
ンプリング回路（１）の動作に同期してサンプリングデ
ータを各データ毎にデジタルデータに変換する。このデ
ジタルデータはサンプリングクロックＳＣＫ、に従うも
ので、１／　ｍ　ｆ’　、の周期で変化する。そして、
デジタルフィルタ（３）は、Ａ／Ｄ変換回路（２）から
のデジタルデータを所定の期間に亘って平均化し、サン
プリングクロックＳＣＫ、に従って出力する。即ち、Ａ
／Ｄ変換回路（２〉の出力するデジタルデータの周期の
ｍ倍の期間に亘りｍ個のデータを平均化すると共に、サ
ンプリングノイズの除去や歪みの補正等の処理を施し、
サンプリングクロックＳＣＫ。

に従って１／ｆ、の周期で変化するデジタルデータを出
力する。

ここで用いられるサンプリングクロックＳＣＫ、及びＳ
ＣＫ、は、共通する基本クロックＢＣＫを分周して得ら
れるもので、第４図に示す如く立上り及び立下りのタイ
ミングは一致している。

第５図は、サンプリングクロックＳＣＫ、及びＳＣＫ、
を発生するクロック発生回路のブロック図である。

分周器（４〉は、基本クロックＢＣＫをカウントする適
数ビットのカウンタであり、その出力の１ビツトを選択
的に取り出すことに依り分周比が決定される。従って、
出力の最下位ビットからｎビット目を選択すれば、分周
比は１／２“となる、そこで、所望の分周比を得るビッ
トの出力がサンプリングクロックＳＣＫ、及びＳＣＫ、
とじて出力される。また、分周器（４）の出力はデコー
ダ（５）に入力され、その出力が所定値に達するとデコ
ーダ（５）はプリセット信号ＰＲ３を出力し、分周器（
４）を初期設定する。即ち、カウンタ構成の分周器（４
）は、プリセット信号ＰＲ３に基づくタイミングでプリ
セットデータＰＤを取り込み、そのプリセットデータＰ
Ｄを初期値として設定する。プリセットデータＦＤは、
レジスタ（６〉から供給されるもので、この値の設定及
びデコーダ（５）のデフード値の設定に依ってサンプリ
ングクロックＳＣＫゆ及びＳＣＫ、の周期が決定される
。

（八）発明が解決しようとする課題 上述の如きＡ／Ｄ変換器に於いては、サンプリングクロ
ックＳＣＫ、及びＳＣＫ、の立上りのタイミングでアナ
ログデータが取り込まれるように構成される。そこで、
サンプリングのタイミングを変更しようとする場合、レ
ジスタ（６）のデータを変更することに依り限られた範
囲で行うことができる。例えば、プリセットデータＰＤ
を大きくすれば、分周器（４）が初期状態からデコーダ
（５）で指定される所定の状態に達するまでの期間が短
くなるために、その短くなった分だけサンプリングのタ
イミングは早くなる。

ところが、サンプリングのタイミングが早められる期間
ｔをサンプリングクロックＳＣＫ、の周期１　／　ｍ　
ｆ’　ｓの１／２の期間（１／２ｍｆ’ｓ）より長くす
るとサンプリングクロックＳＣＫ、の１周期内にあるサ
ンプリングクロックＳＣＫ、のクロック数が変わってし
まうため、デジタルフィルタ（３）が対応できず、誤動
作を招くことになる。即ち、第４図に示す如くサンプリ
ングクロックＳＣＫ。

及びＳ　ＣＫ　Ｉの周期を期間ｔだけ短くする場合、サ
ンプリングクロックＳＣＫ、の１周期（１／ｆ、）内に
あるサンプリングクロックＳＣＫ、のｍ個のクロックの
うちｍ番目のクロックだけが短くなり、期間ｔが１／２
ｍｆｓより大きくなるとｍ番目のクロックはなくなる。

このため、サンプリングクロックＳＣＫ、の１周期の間
にｍ個のデジタルデータを受けるように設定されている
デジタルフィルタ（３）には、ｍ−１個のデジタルデー
タしか入力されず、正常な動作が行われなくなる。

従って、サンプリングのタイミングの変更は、最大でも
１周期＜１．／ｆ、）あたり１　／　２　ｒｓ　ｆ’　
ｓとなり、所定のタイミングに一致さ世るまでに時間が
かかるという問題を有している。

また、各回路を所定のタイミングでリセットすれば、サ
ンプリングのタイミングを所定のタイミングに極めて短
い時間で一致させることはできるが、−旦リセットされ
たデジタルフィルタ（３）は、次にｍ個のデジタルデー
タが入力されるまでデータを出力することができないた
め、回路の立上りが遅れる。

そこで本発明は、回路の誤動作を招くことなく、短い時
間でサンプリングのタイミングを所定のタイミングに変
更することを目的とする。

〈二）課題を解決するための手段 本発明は上述の課題を解決するためになされたもので、
その特徴とするところは、入力きれるアナログ信号を一
定周期でサンプリングするサンプリング回路と、このサ
ンプリングデータを各データ毎にデジタルデータに変換
するＡ／Ｄ変換回路と、サンプリング周期のｍ倍の期間
に亘って上記デジタルデータを平均化するデジタルフィ
ルタと、を備え、連続するｍ個のサンプリングデータか
ら１つのデジタルデータを得るｍ倍オーバーサンプリン
グ方式のＡ／Ｄ変換器に於いて、一定周期の基本タロツ
クを分周して第１のクロックを得る第１の分周手段と、
上記第１のクロックをｍ分周して上記第１のクロックの
ｍ倍の周期を有する第２のクロックを得る第２の分周手
段と、を含み、上記第１のクロックを上記サンプリング
回路に供給すると共に上記第２のクロックを上記デジタ
ルフィルタに供給するクロック発生回路を備えたことに
ある。

（＊）作用 本発明に依れば、デジタルフィルタに供給される第２の
クロックが第１のクロックを分周して得られることから
、第１のクロックの周期を短くしたとしても、第２のク
ロックの１周期内に存在する第１のクロックのクロック
数が減少することはなく、さらに特定の期間内のクロッ
クが夫々−様に短縮されるため、デジタルフィルタの誤
動作を招くことなく、短い時間でサンプリングのタイミ
ングを変更できる。

（へ）実施例 本発明の一実施例を図面に従って説明する。

第１図は本発明Ａ／Ｄ変換器のクロック発生回路のブロ
ック図である。

第１及び第２の分周器（１１）　、　（１２）は、夫々
適数ビットのカウンタで構成され、高速で動作する第１
の分周器（１１）は、基本クロックＢＣＫを所定の分周
比で分周し、サンプリングクロックＳＣＫ。

を出力する。第１の分周器（１１）より低速で動作する
第２０分周器（１２）は、サンプリングクロックＳＣＫ
、をｍ分周してサンプリングクロックＳＣＫ。

を発生する。そして、第２０分周器（１２〉の出力はデ
コーダ（１３）に入力され、デコーダ（１３）は第２の
分周器＜１２）の出力に応じてプリセット信号ＰＲ５ｌ
及びＰＲ５！を出力する。このプリセット信号ＰＲ８，
及びＰＨ１，は、カウンタ構成の第１及び第２の分周器
＜１１）　、　（１２）を初期設定するもので、サンプ
リングクロックＳＣＫ、及びＳＣＫ、の周期を決定する
。ここで、プリセット信号ＰＲ５２は、第２の分周器（
１２）の出力が所定の値となったときに出力されるのに
対し、プリセット信号ＰＲ５１は第２の分周器（１２）
の出力が変化する毎に出力されるように設定されており
、第１の分周器（１１）がサンプリングクロックＳＣＫ
、の１周期毎にプリセットされる。第１の分周器（１１
）には、レジスタ（１０）からプリセットデータＰＤが
プリセット信号ＰＲ３，に従って取り込まれて初期設定
される。このプリセットデータＰＤは、サンプリングク
ロックＳＣＫ、の周期を決定するもので、このプリセッ
トデータＦＤの設定に依りサンプリングのタイミングが
変更される。また、第２の分周器（１２〉に設定される
プリセットデータは、サンブリングクロックＳＣＫ、の
１周期内にサンプリングクロックＳＣＫ、のクロックが
ｍ個存在するようなデータ、即ちプリセットタイミング
から次のプリセットタイミングまでにサンプリングクロ
ックＳＣＫ、をｍ個カウントするようなデータに固定さ
れており、サンプリングのタイミングを変更する場合で
も一定に保たれている。ここでは、第２の分周器（１２
）がリセットされて初期設定される場合を示している。

上述のようなりロック発生回路に於いて、サンプリング
クロックＳＣＫ、及びＳＣＫ、のタイミングを変更する
場合には、レジスタ（１ｏ）のプリセットデータＦＤを
変更することで容易にできる。このとき、第２図に示す
ようにサンプリングクロックＳＣＫ、の周期を期間ｔだ
け短くして１／ｍｆ”ｓとすると、サンプリングクロッ
クＳ　ＣＫ　ｔの周期はプリセットデータＰＤが変更さ
れている期間内で一様に短くなる。従って、サンプリン
グクロックＳＣＫ、のに周期だけプリセットデータＰＤ
を小さく設定すれば、サンプリングクロック５ｃＫ０の
周期は期間Ｋｔだけ短くなる。また、サンプリングクロ
ックＳＣＫ、はサンプリングクロックｓｃＫ＋をｍ分周
して得ていることから、サンプリングクロックＳＣＫつ
の１周期の間には、必ずサンプリングクロックＳＣＫ、
のクロックがｍ個だけ存在しており、サンプリングクロ
ック５ＣＫ１に従って出力されるデジタルデータをサン
プリングクロックＳＣＫ、に基づいて平均化するデジタ
ルフィルタ（３）の動作は、確実に行われる。

（ト）発明の効果 本発明に依れば、デジタルフィルタの誤動作を招くこと
なくアナログデータをサンプリングするタイミングを大
きくずらすことができるため、サンプリングのタイミン
グを所定のタイミングに素早く一致させることができ、
回路の動作速度を向上できる。

【図面の簡単な説明】

第１図は本発明Ａ／Ｄ変換器のクロック発生回路のブロ
ック図、第２図はサンプリングクロックの波形図、第３
図はオーバーサンプリング方式のＡ／Ｄ変換器のブロッ
ク図、第４図はサンプリングクロックの波形図、第５図
は従来のクロック発生回路のブロック図である。 （１）・・・サンプリング回路、　（２）・・・Ａ／Ｄ
変換回路、　（３）・・・デジタルフィルタ、　（４）
・・・分周器、（５）（１３）・・・デコーダ、　（６
）（１０）・・ルジスタ、　く１１）・・・第１の分周
器、　（１２）・・・第２の分周器。

Claims (2)

【特許請求の範囲】
1. （１）入力されるアナログ信号を一定周期でサンプリン
   グするサンプリング回路と、 このサンプリングデータを各データ毎にデジタルデータ
   に変換するＡ／Ｄ変換回路と、 サンプリング周期のｍ倍（ｍは整数）の期間に亘って上
   記デジタルデータを平均化するデジタルフィルタと、 を備え、連続するｍ個のサンプリングデータから１つの
   デジタルデータを得るｍ倍オーバーサンプリング方式の
   Ａ／Ｄ変換器に於いて、 一定周期の基本クロックを分周して第１のクロックを得
   る第１の分周手段と、上記第１のクロックをｍ分周して
   上記第１のクロックのｍ倍の周期を有する第２のクロッ
   クを得る第２の分周手段と、を含み、上記第１のクロッ
   クを上記サンプリング回路に供給すると共に上記第２の
   クロックを上記デジタルフィルタに供給するクロック発
   生回路を備えたことを特徴とするＡ／Ｄ変換器。
2. （２）上記クロック発生回路の第１の分周手段は、上記
   基本クロックをカウントするカウンタを有し、このカウ
   ンタの初期設定を変更することで上記第１のクロックの
   周期が短縮され、上記サンプリング回路のサンプリング
   のタイミングが変更されることを特徴とする請求項第１
   項記載のＡ／Ｄ変換器。