JPH0325094B2 - - Google Patents

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JPH0325094B2
JPH0325094B2 JP60021815A JP2181585A JPH0325094B2 JP H0325094 B2 JPH0325094 B2 JP H0325094B2 JP 60021815 A JP60021815 A JP 60021815A JP 2181585 A JP2181585 A JP 2181585A JP H0325094 B2 JPH0325094 B2 JP H0325094B2
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transistor
collector
emitter
base
switch
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Japanese (ja)
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Yasunobu Inabe
Masaaki Tanabe
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Nippon Telegraph and Telephone Corp
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Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は導通電圧の小さいトランジスタ・スイ
ツチに関するものである。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a transistor switch with a low conduction voltage.

(発明の概要) 本発明はトランジスタ回路において、第1の導
電型の第1のトランジスタと、第2の導電型の第
2、第3のトランジスタと、PN接合素子とを具
備し、前記の第1のトランジスタのエミツタを第
1の主端子に接続し、そのベースと第3のトラン
ジスタのコレクタとを接続し、前記の第1のトラ
ンジスタのコレクタと第2のトランジスタのコレ
クタとを接続し、第2のトランジスタのベースを
ゲート端子に接続し、第2のトランジスタのエミ
ツタと第3のトランジスタのベースとを接続し、
第3のトランジスタのエミツタを第2の主端子に
接続し、前記の第1のトランジスタのエミツタ−
コレクタ間に前記のPN接合素子を並列に接続す
ることにより、導通電圧を低くしたものである。
(Summary of the Invention) The present invention provides a transistor circuit comprising a first transistor of a first conductivity type, second and third transistors of a second conductivity type, and a PN junction element. The emitter of the first transistor is connected to the first main terminal, the base thereof is connected to the collector of the third transistor, the collector of the first transistor is connected to the collector of the second transistor, and the collector of the first transistor is connected to the collector of the second transistor. The base of the second transistor is connected to the gate terminal, the emitter of the second transistor is connected to the base of the third transistor,
The emitter of the third transistor is connected to the second main terminal, and the emitter of the first transistor is connected to the second main terminal.
The conduction voltage is lowered by connecting the PN junction elements in parallel between the collectors.

(従来技術及び発明が解決しようとする問題点) 大電流あるいは高電圧をスイツチング制御で
き、しかも集積化が容易な半導体素子として、従
来より、PNPN4層構造の半導体スイツチがよく
用いられている。第11図はこの種の半導体スイ
ツチの一例を示すものであり、周知のように
PNPNスイツチQ1は等価的にPNPトランジスタ
QPとNPNトランジスタQNでもつて表わすことが
できる。第11図でスイツチQ1をオンとするに
は、ゲート端子T3を介して図の外部よりゲート
駆動電流IGを供給する。すると、該電流はゲート
電流に方向性を与えるために設置されたダイオー
ドD2を通つてNPNトランジスタQNのベースに流
入し、トランジスタQNがオンとなる。これによ
り、QNのコレクタ電流としてPNPトランジスタ
QPのベース電流が流れ、この結果、トランジス
タQPがオンとなり、スイツチQ1全体がオンとな
つて、アノード端子T1を介して図の外部から主
電流IAが流入し、カソード端子T2を介して図の
外部へと流れ去る。これ以降はIGの供給を停止し
てもQPのコレクタ電流としてQNのベース電流が
供給されるので、スイツチQ1はオン状態を維持
する。また、スイツチQ1を点弧するのに必要な
ゲート電流は、VGK/R1以上であればよく、IA
依存しない(ただし、VGKはQNのベース・エミツ
タ接合の導通電圧であり、R1は抵抗R1の値であ
る。)ここで、抵抗R1はQNのコレクタ・エミツタ
間の降伏電圧の低下を防ぐために挿入されたもの
であり、これにより、スイツチがオフ状態にある
ときに、T1−T2間の順方向の耐圧を確保するこ
とができる。以下、抵抗R2〜R5,R4′,R5′もそ
れぞれ対応するNPNトランジスタのCE間耐圧を
確保するためのものである。一方、スイツチオフ
時の逆方向耐圧は、ダイオードD1やPNPトラン
ジスタQP,Q4のエミツタ・ベース間降伏電圧を
大きくすることで確保する。また、このためQP
はQ4は、いわゆるラテラル構造とする。従つて、
たとえばR1=5KΩとすれば100mAのIAを流すの
に(VGK〜0.8Vであるから)IGは0.3mAもあれば
よい。またスイツチQ1がオン時のT1〜T2間の電
圧(いわゆる、スイツチの導通電圧)は、QN
QPがともに飽和状態にあることから、ほぼPN接
合1段分の導通電圧(〜0.8V)に等しく、充分
小さい値である。しかしながら、第11図の構成
では上記のように、QPとQNの間に正帰還動作が
存在するために、単にIGを停止しただけではIA
停止することができず、Q1をオフにするには図
の外部的な手段でもつてIAの値をPNPNスイツチ
Q1のいわゆる保持電流よりも小さい値に低減す
ることが必要である。
(Prior Art and Problems to be Solved by the Invention) Conventionally, a semiconductor switch having a PNPN four-layer structure has been commonly used as a semiconductor element that can switch and control large currents or high voltages and is easy to integrate. Figure 11 shows an example of this type of semiconductor switch, and as is well known,
PNPN switch Q1 is equivalently a PNP transistor
It can also be expressed by Q P and NPN transistor Q N. In order to turn on the switch Q1 in FIG. 11, a gate drive current IG is supplied from outside the figure via the gate terminal T3 . Then, the current flows into the base of the NPN transistor Q N through the diode D 2 installed to give directionality to the gate current, and the transistor Q N is turned on. This allows the PNP transistor to act as the collector current of QN .
The base current of Q P flows, and as a result, the transistor Q P is turned on, the entire switch Q 1 is turned on, and the main current I A flows from outside the figure through the anode terminal T 1 and the cathode terminal T 2 to the outside of the figure. From this point on, even if the supply of IG is stopped, the base current of QN is supplied as the collector current of QP , so switch Q1 remains on. Also, the gate current required to ignite switch Q 1 only needs to be V GK /R 1 or more and does not depend on I A (however, V GK is the conduction voltage of the base-emitter junction of Q N) . (R 1 is the value of resistor R 1. ) Here, resistor R 1 is inserted to prevent the breakdown voltage between the collector and emitter of Q N from decreasing, and this causes the switch to turn off. , the forward breakdown voltage between T 1 and T 2 can be ensured. Hereinafter, the resistors R 2 to R 5 , R 4 ′, and R 5 ′ are also used to ensure the CE breakdown voltage of the corresponding NPN transistor. On the other hand, the reverse breakdown voltage when the switch is turned off is ensured by increasing the emitter-base breakdown voltage of the diode D 1 and the PNP transistors Q P and Q 4 . Also, for this reason Q P
Q 4 has a so-called lateral structure. Therefore,
For example, if R 1 = 5KΩ, even though IA of 100mA flows (since V GK ~0.8V), IG only needs 0.3mA. Also, when switch Q 1 is on, the voltage between T 1 and T 2 (so-called switch conduction voltage) is Q N and
Since both Q and P are in the saturated state, it is approximately equal to the conduction voltage of one stage of PN junction (~0.8V), which is a sufficiently small value. However, in the configuration of FIG. 11, as mentioned above, since there is a positive feedback operation between Q P and Q N , I A cannot be stopped simply by stopping I G , and Q 1 To turn off the PNPN switch, use external means to change the value of I A to
It is necessary to reduce it to a value smaller than the so-called holding current of Q1 .

第12図はPNPNスイツチにおける上記の欠
点を除去するために提案された従来例である。
FIG. 12 shows a conventional example proposed to eliminate the above-mentioned drawbacks in the PNPN switch.

第12図において、NPNトランジスタQ5,Q6
とPNPトランジスタQ4から成るスイツチをオン
とするには、ゲート端子T3を介してゲート電流IG
を供給する。これによつてダイオードD2および
R4あるいはトランジスタQ5のベース・エミツタ
接合を通つてIGがトランジスタQ6のベースに流入
し、トランジスタQ6がオンとなる。これにより、
トランジスタQ6のコレクタ電流としてトランジ
スタQ4のベース電流が流れ、トランジスタQ4
オンとなる。トランジスタQ4のコレクタ電流は、
予めオン状態となつているトランジスタQ5を通
つてトランジスタQ6のベースへと到り、これに
より、スイツチ全体がオンとなる。
In FIG. 12, NPN transistors Q 5 , Q 6
To turn on the switch consisting of a PNP transistor Q 4 and a gate current I G through the gate terminal T 3
supply. This causes diode D 2 and
I G flows into the base of transistor Q 6 through R 4 or the base-emitter junction of transistor Q 5 , turning on transistor Q 6 . This results in
The base current of the transistor Q4 flows as the collector current of the transistor Q6 , and the transistor Q4 is turned on. The collector current of transistor Q4 is
It passes through transistor Q5 , which is previously turned on, to the base of transistor Q6 , thereby turning on the entire switch.

またトランジスタQ4〜Q6から成るスイツチを
オフとするにはゲート電流IGの供給を停止するだ
けでよい。すなわちゲート電流IGを停止すること
により、トランジスタQ5はベース電流の供給が
停止してオフとなり、これによりトランジスタ
Q6オフ→Q4オフとなつてスイツチ全体がオフと
なる。
Further, in order to turn off the switch consisting of transistors Q4 to Q6 , it is sufficient to simply stop supplying the gate current IG . In other words, by stopping the gate current I G , the transistor Q 5 is turned off as the supply of base current is stopped, thereby turning off the transistor Q5.
Q 6 off → Q 4 off, and the entire switch turns off.

スイツチがオン状態にあるときはトランジスタ
Q4〜Q6はすべて飽和状態にあり、端子T1〜T2
のオン電圧Vpoは次式で与えられる。(ただし、
T1→T2の主電流は第11図と同様にLAのする。) Vpo=VBE6+IC4(rC4+rC5) =VBE4+IC6・rC6 ただし VBEi:Qi(i=4,6)のベース・エミツタ間
導通電圧 rCj:Qj(j=4〜6)のコレクタ飽和抵抗 ICi:Qiのコレクタ電流 一方、IA=IC4+IC6 で、しかも、VBE4〜VBE6〜0.8V であるので、結局 Vpo〜VBE6+ (rC4+rC5)・rC6/rC4+rC5+rC6・IA となる。そして通常(集積化した場合には)
NPNトランジスタはバーテイカル構造であるの
で、電流増幅率が大きく(非飽和状態のエミツタ
接地電流増幅率で30〜200)、一方、PNPトラン
ジスタはラテラル構造であるので電流増幅率は小
さい(非飽和状態のエミツタ接地電流増幅率で
0.1〜0.5)。
When the switch is in the on state, the transistor
Q 4 to Q 6 are all in a saturated state, and the on-voltage V po between terminals T 1 to T 2 is given by the following equation. (however,
The main current of T 1 →T 2 is L A as in Fig. 11. ) V po = V BE6 + I C4 (r C4 + r C5 ) = V BE4 + I C6・r C6 where V BEi : Base-emitter conduction voltage of Qi (i=4,6) r Cj : Qj (j=4~ 6) Collector saturation resistance I Ci : Collector current of Qi On the other hand, I A = I C4 + I C6 and V BE4 ~ V BE6 ~ 0.8V, so in the end V po ~ V BE6 + (r C4 + r C5 )・r C6 /r C4 +r C5 +r C6・I A. and usually (if integrated)
Since the NPN transistor has a vertical structure, the current amplification factor is large (30 to 200 for the common emitter current amplification factor in the non-saturated state).On the other hand, the PNP transistor has a lateral structure, so the current amplification factor is small (in the non-saturated state With emitter grounding current amplification factor
0.1~0.5).

そして、一般に導電型の相異なる2個のトラン
ジスタのコレクタを接続した場合には、そのコレ
クタの電位は、電流増幅率の大きな方のトランジ
スタのエミツタ電位に近い値に設定される。特に
上記のように電流増幅率の比が2桁程度以上とな
るとコレクタ電位は、電流増幅率の大きな方のト
ランジスタのエミツタ電位に等しくなる。
Generally, when the collectors of two transistors of different conductivity types are connected, the potential of the collector is set to a value close to the emitter potential of the transistor with a larger current amplification factor. In particular, when the ratio of current amplification factors is about two digits or more as described above, the collector potential becomes equal to the emitter potential of the transistor with the larger current amplification factor.

従つて、上式においてrC5=0(∵rC5×IC5=0)
とおいてよく、結局 Vpo〜VBE6+rC4・rC6/rC4+rC6IA (1) を得る。
Therefore, in the above formula, r C5 = 0 (∵r C5 ×I C5 = 0)
In the end, we get V po ~ V BE6 +r C4・r C6 /r C4 +r C6 I A (1).

またrCjは数10Ωのオーダであるので、VpoとIA
の関係は、数10Ωの傾きをもつことになる。たと
えばrC4=rC5=rC6=40Ωとすると、IAが40mAの
ときにVpoはおよそVBE6+0.8Vとなり、PN接合
2段分と、かなり大きくなる。
Also, since r Cj is on the order of several tens of Ω, V po and I A
The relationship has a slope of several tens of Ω. For example, if r C4 = r C5 = r C6 = 40 Ω, when I A is 40 mA, V po will be approximately V BE6 + 0.8 V, which is quite large, equivalent to two PN junctions.

第11図の構成では、rC5=0Ωとおいたのと
等価であるが、QNとQPが一体化構造となつてい
るので、rC4とrC6は非常に小さい(通常、数Ω以
下である。)。
The configuration shown in Figure 11 is equivalent to setting r C5 = 0Ω, but since Q N and Q P are integrated, r C4 and r C6 are extremely small (usually several Ω or less). ).

つまり、第12図の構成ではIAに対するVpo
依存性が大きく、IAが小さい領域ではVpoがPN接
合1段分の導通電圧と等しいが、IAが大きい領域
ではVpoがPN接合2段分の導通電圧を超えてし
まうという欠点があつた。
In other words, in the configuration shown in Figure 12, the dependence of V po on I A is large; in the region where I A is small, V po is equal to the conduction voltage of one stage of PN junction, but in the region where I A is large, V po is The drawback was that the conduction voltage for two stages of junctions was exceeded.

第13図は、第12図における上記のごとき大
電流領域での欠点を除去することのできる従来構
成例であつて、NPNトランジスタQ2とQ3でもつ
て、いわゆるダーリントン接続としたものであ
る。(ここでダイオードD1はスイツチオフ時にT1
−T2間の逆方向耐圧を確保するためのものであ
る。) 第13図の構成でスイツチをオンとするには、
ゲート端子T3を介して、ゲート電流IGを供給す
る。これにより、NPNトランジスタQ2がオンと
なつて、トランジスタQ2のエミツタ電流がトラ
ンジスタQ3のベースへ流入し、トランジスタQ3
もオンとなり、この結果、スイツチ全体がオンと
なる。
FIG. 13 shows an example of a conventional configuration capable of eliminating the drawbacks in the large current region shown in FIG. 12, in which NPN transistors Q 2 and Q 3 are also connected in a so-called Darlington connection. (Here diode D 1 is T 1 at switch-off
- This is to ensure reverse voltage resistance between T2 . ) To turn on the switch with the configuration shown in Figure 13,
A gate current I G is supplied via the gate terminal T 3 . As a result, NPN transistor Q 2 is turned on, and the emitter current of transistor Q 2 flows into the base of transistor Q 3 .
is also turned on, and as a result, the entire switch is turned on.

スイツチをオフとするには、IGの供給を停止す
るだけでよい。IGの停止によりトランジスタQ2
ベース電流が停止してトランジスタQ2がオフと
なり、この結果、トランジスタQ3がオフとなり、
スイツチ全体がオフ状態となる。
To turn off the switch, simply stop the IG supply. The stop of I G stops the base current of transistor Q 2 and turns off transistor Q 2 , which turns off transistor Q 3 ,
The entire switch is turned off.

さて、スイツチがオン状態にあるときのT1
T2間の導通電圧は、トランジスタQ2が飽和動作
で、トランジスタQ3が非飽和動作であるので、
次式で与えられる。
Now, T 1 − when the switch is in the on state
The conduction voltage across T 2 is, since transistor Q 2 is in saturated operation and transistor Q 3 is in non-saturated operation,
It is given by the following formula.

Vpo=VD1+VBE3+IC2・rC2 IA=IC2+IC3 IC3=β3・(IG+IC2) ただし VD1:ダイオードD1の導通電圧 VBE3:Q3のベース・エミツタ間導通電圧 IC2,IC3:Q2,Q3のコレクタ電流 rC2:Q2のコレクタ飽和抵抗 β3:Q3のエミツタ接地電流増幅率 上式より Vpo=VD1+VBE3+ rC2・(IA−β3IG/β3+1 (2) 通常、β3≫1(たとえば30〜200)であり、rC2
は数10Ω(たとえば30Ω)であり、IGはVBE2/R2
よりも大きな値(たとえばQ2のベース・エミツ
タ間導通電圧を、VBE2とすればVBE2=0.8V、R2
=5KΩとしてIG=0.3mA)でよいので、rC2
β3・IG/(β3+1)はほぼ10mA程度である。一
方、rC2/(β3+1)は数Ω以下となる。
V po = V D1 + V BE3 + I C2・r C2 I A = I C2 + I C3 I C3 = β 3・(I G + I C2 ) where V D1 : Conduction voltage of diode D 1 V BE3 : Base/emitter of Q 3 Conduction voltage between I C2 and I C3 : Collector current of Q 2 and Q 3 r C2 : Collector saturation resistance of Q 2 β 3 : Emitter ground current amplification factor of Q 3 From the above formula, V po = V D1 + V BE3 + r C2・(I A −β 3 I G3 +1 (2) Usually, β 3 ≫ 1 (for example, 30 to 200), and r C2
is several tens of Ω (for example, 30 Ω), and I G is V BE2 /R 2
(For example, if the conduction voltage between the base and emitter of Q 2 is V BE2 , then V BE2 = 0.8V, R 2
= 5KΩ and I G = 0.3mA), so r C2
β 3 ·I G /(β 3 +1) is approximately 10 mA. On the other hand, r C2 /(β 3 +1) is several Ω or less.

つまり、第13図の構成では、IAに対するVpo
の依存性は小さくなつて、大電流領域でもVpo
値はほぼPN接合2段分の導通電圧でよい。しか
しながら、低電流領域でもVpoはやはりPN接合
2段分であり、第12図の構成よりもVpoが大き
いという欠点があつた。
In other words, in the configuration shown in Figure 13, V po for I A
The dependence of V po becomes smaller, and even in the large current region, the value of V po can be approximately the conduction voltage of two PN junctions. However, even in the low current region, V po is still equivalent to two stages of PN junctions, and there is a drawback that V po is larger than the configuration shown in FIG. 12.

導通電圧が大きい場合は装置全体に与える直流
電圧を大とする必要があり、このために導通電圧
が小であることが望まれる。
If the conduction voltage is large, it is necessary to increase the DC voltage applied to the entire device, and for this reason it is desirable that the conduction voltage be small.

この種のスイツチ回路としては、回路構成が簡
単であること、ゲートへの信号が停止されれば、
これによつて主端子間の電流が停止されること及
び主端子間の導通電圧が小さいことが望まれる
が、これらの要件を同時に満足する回路は提案さ
れていない。
This type of switch circuit has a simple circuit configuration, and once the signal to the gate is stopped,
Although it is desired that the current between the main terminals be thereby stopped and that the conduction voltage between the main terminals be small, no circuit has been proposed that satisfies these requirements at the same time.

(問題点を解決するための手段) 本発明は、これらの欠点を除去するために提案
されたもので、主電流IAが小さい領域ではオン電
圧(導通電圧)をPN接合1段分とし、大きい領
域では2段分としたトランジスタ回路を提供する
ことを目的とする。
(Means for Solving the Problems) The present invention was proposed to eliminate these drawbacks, and in the region where the main current I A is small, the on-voltage (conduction voltage) is set to one stage of PN junction, The object is to provide a transistor circuit with two stages in a large area.

第1図は本発明のトランジスタ回路の第1実施
例を示す。図において第1の導電型の第1のトラ
ンジスタQ4のエミツタを第1の主端子T1に接続
し、そのベースと第2の導電型の第3のトランジ
スタQ6のコレクタとを接続し、第1のトランジ
スタQ4のコレクタと第2の導電型の第2のトラ
ンジスタQ5のコレクタとを接続し、第2のトラ
ンジスタQ5のベースをダイオードD2を介してゲ
ート端子T3に接続し、第2のトランジスタQ5
エミツタと第3のトランジスタQ6のベースとを
接続し、第3のトランジスタQ6のエミツタを第
2の主端子T2に接続し、第1のトランジスタQ4
のエミツタとコレクタ間にダイオードD3を並列
に接続する。R4,R5は抵抗を示す。
FIG. 1 shows a first embodiment of the transistor circuit of the present invention. In the figure, the emitter of the first transistor Q4 of the first conductivity type is connected to the first main terminal T1 , and its base is connected to the collector of the third transistor Q6 of the second conductivity type, The collector of the first transistor Q 4 and the collector of the second transistor Q 5 of the second conductivity type are connected, and the base of the second transistor Q 5 is connected to the gate terminal T 3 via the diode D 2 . , connect the emitter of the second transistor Q 5 and the base of the third transistor Q 6 , connect the emitter of the third transistor Q 6 to the second main terminal T 2 , and connect the emitter of the second transistor Q 5 to the second main terminal T 2.
Connect a diode D 3 in parallel between the emitter and collector of. R 4 and R 5 indicate resistance.

第1図のように構成することにより主電流IA
小さい領域ではトランジスタQ4のエミツタ・コ
レクタ間の電位差は小さく、ダイオードD3は導
通状態とならないので、スイツチ全体の(T1
T2間の)導通電圧を第12図のものと同じにす
ることができる。すなわち、ダイオードD3がオ
フ状態であるので第12図の構成と電気的に等価
である。一方、主電流IAが大きくなつてトランジ
スタQ4のエミツタ・コレクタ間の電位差IC4・rC4
がPN接合1段分の導通電圧よりも大きい領域に
なると、ダイオードD3が導通状態になる。この
状態ではNPNトランジスタQ5とQ6のコレクタの
電位は、どちらもT1端子の電位からPN接合1段
分だけ下がつた値であつて、ほぼ等しいことか
ら、第13図の構成と電気的には、ほぼ等価とな
る。すなわち、IAが大きい領域では、スイツチ全
体の導通電圧はほぼPN接合2段分の値となり、
第12図の従来例と比べて小さくすることができ
る。たとえばrC4=40Ωのとき、IC4が20mA以上
ではD3がオンとなつてスイツチの導通電圧がPN
接合2段分となる。一方、スイツチオフ時には、
逆方向耐圧はD3とQ4のエミツタ・コレクタ間の
降伏電圧を大きくすることで確保でき、順方向耐
圧はトランジスタQ5とQ6のベース・コレクタ間
降伏電圧を大きくすることで確保できる。
By configuring as shown in Fig. 1, in the region where the main current IA is small, the potential difference between the emitter and collector of the transistor Q4 is small, and the diode D3 does not become conductive, so that the overall switch ( T1 -
The conduction voltage (between T 2 ) can be the same as that in FIG. That is, since the diode D3 is in the off state, the configuration is electrically equivalent to the configuration shown in FIG. 12. On the other hand, as the main current I A increases, the potential difference between the emitter and collector of transistor Q 4 I C4・r C4
When the voltage becomes larger than the conduction voltage of one stage of the PN junction, the diode D3 becomes conductive. In this state, the potentials of the collectors of NPN transistors Q 5 and Q 6 are both lower than the potential of the T 1 terminal by one PN junction, and are almost equal. In other words, they are almost equivalent. In other words, in the region where IA is large, the conduction voltage of the entire switch is approximately the value of two PN junctions,
It can be made smaller than the conventional example shown in FIG. For example, when r C4 = 40Ω, if I C4 is 20 mA or more, D 3 turns on and the conduction voltage of the switch becomes PN.
There are two stages of joining. On the other hand, when switching off,
Reverse breakdown voltage can be ensured by increasing the breakdown voltage between the emitters and collectors of D 3 and Q 4 , and forward breakdown voltage can be ensured by increasing the breakdown voltage between the bases and collectors of transistors Q 5 and Q 6 .

第2図は本発明の第2の実施例であつて、第1
図のダイオードD3をPNPトランジスタQ7のエミ
ツタ・ベース接合で置き換えるとともに、Q7
コレクタを端子T2へ接続したものである。この
ように構成することにより、スイツチオン時には
IAが大きな領域でT1−T2間がトランジスタQ7
短絡されるので、第1図に比べて、スイツチの導
通電圧をさらに低減することができる。スイツチ
オフ時のT1−T2間の耐圧を確保するにはトラン
ジスタQ4〜Q6の降伏電圧を第1図と同様に大き
くするとともに、トランジスタQ7のベース・エ
ミツタ間とベース・コレクタ間の両接合の降伏電
圧を大きくする。
FIG. 2 shows a second embodiment of the present invention.
Diode D 3 in the figure is replaced with the emitter-base junction of PNP transistor Q 7 , and the collector of Q 7 is connected to terminal T 2 . By configuring like this, when the switch is turned on,
Since T 1 and T 2 are short-circuited by transistor Q 7 in a large I A region, the conduction voltage of the switch can be further reduced compared to FIG. 1. To ensure the withstand voltage between T 1 and T 2 when the switch is turned off, the breakdown voltage of transistors Q 4 to Q 6 should be increased as shown in Figure 1, and the breakdown voltage between the base and emitter of transistor Q 7 and between the base and collector should be increased. Increase the breakdown voltage of both junctions.

第3図は本発明の第3の実施例であつて、第1
図のダイオードD3をPNPトランジスタQ8のエミ
ツタ・ベース接合で置き換えるとともに、トラン
ジスタQ8のコレクタを、NPNトランジスタQ6
ベースに接続したものである。こうすることによ
り、IAの大電流領域でトランジスタQ8がオンとな
るとトランジスタQ8のコレクタ電流によつてト
ランジスタQ6のベース電流が増大し、その分だ
けトランジスタQ6のコレクタ電流が増大する。
これは換言すれば、スイツチの導通電圧Vpoが低
減することになる。(何となれば、前記(2)式で示
したようにVpoはIAの1次関数で表わされ、かつ
その係数が正であるからである。) 第4図は第12,13、第1、第2、第3図の
構成によるトランジスタ・スイツチのVpoとIA
関係を実験により求めた結果である。
FIG. 3 shows a third embodiment of the present invention.
The diode D3 in the figure is replaced with the emitter-base junction of a PNP transistor Q8 , and the collector of the transistor Q8 is connected to the base of an NPN transistor Q6 . By doing this, when transistor Q 8 turns on in the large current region of I A , the base current of transistor Q 6 increases due to the collector current of transistor Q 8, and the collector current of transistor Q 6 increases by that amount. .
In other words, the conduction voltage Vpo of the switch is reduced. (This is because, as shown in equation (2) above, V po is expressed by a linear function of I A , and its coefficient is positive.) These are the results of experiments to determine the relationship between V po and I A of the transistor switches with the configurations shown in FIGS. 1, 2, and 3.

実験に際しては0〜50mAの領域でIAをオン/
オフ制御できるように、各トランジスタスイツチ
を構成しており、実験に用いた各トランジスタは
集積化の製造プロセスにより試作したものであつ
て、PNPトランジスタはベース・エミツタ接合
とコレクタ・ベース接合の耐圧とも300V、NPN
トランジスタはベース・コレクタ接合の耐圧が
300Vのものを用いている。
During the experiment, turn on IA in the range of 0 to 50mA.
Each transistor switch is configured so that it can be turned off, and each transistor used in the experiment was prototyped using an integrated manufacturing process. 300V, NPN
The withstand voltage of the base-collector junction of a transistor is
A 300V one is used.

曲線C1,C2,C3,C4およびC5がそれぞれ第3
図(本発明の第3例)、第2図(同第2例)、第1
図(同第1例)、第13図および第12図に対応
する。第4図から分かるように、本発明による構
成(C1〜C3)はIAが30mA以下では、第12図の
構成と同じVpo・IA特性を示し、またIAが30mAよ
りも大きい領域では第13図の構成よりも良好な
Vpo−IA特性を示す。
Curves C 1 , C 2 , C 3 , C 4 and C 5 are the third
Figure (third example of the present invention), Figure 2 (second example of the same), Figure 1
(first example), FIG. 13, and FIG. 12. As can be seen from FIG. 4, the configuration according to the present invention (C 1 to C 3 ) exhibits the same V po · I A characteristics as the configuration in FIG. 12 when I A is 30 mA or less, and when I A is less than 30 mA, In large areas, it is better than the configuration shown in Figure 13.
Shows V po −I A characteristics.

第5図は第1図の構成を双方向化するのに際し
て構成素子数を少なくするように工夫したもので
ある。すなわち、第1図のラテラルPNPトラン
ジスタQ4の2個分をPNPトランジスタQ9は一体
化したものである。ここで、トランジスタQ9は、
たとえば第9図のような構造により実現できる。
ただし第9図でIは分離領域、Sは主表面、P3
〜P5はP形領域、N4はN形領域、B3はベース端
子、E3とE4はエミツタ端子、C2はコレクタ端子
であつて、B3,E3,C2,E4はそれぞれ第5図の
B3,E3,C2,E4に対応する。つまり第5図のス
イツチが順方向でオン動作するときには、D2
Q5とQ6およびQ9がオンとなる。このときトラン
ジスタQ9はE3がエミツタ、B3がベース、C2がコ
レクタとして動作する。またE4は第2のコレク
タとして動作する。従つて、IAの一部が第2コレ
クタ電流としてバイパスされる分だけ、第1図と
比較してVpo−IA特性が改善できる。またスイツ
チが逆方向でオン動作するときは、D2′,Q5′,
Q6′およびQ9がオンとなる。ただしこの時は、E4
がエミツタとなり、E3が第2コレクタとなる。
(第9図がラテラル構造であるためにE3とE4を入
れ替えてもトランジスタの電気的特性は変わらな
いのである。)第5図において、NPNトランジス
タQ5とQ5′あるいはQ6とQ6′を、それぞれ一体化
して、さらに素子数を低減することも可能であ
る。このとき、これらのトランジスタはたとえば
第8図に示したような構造で実現できる。第8図
でIは分離領域、Sは主表面、N1〜N3はN形領
域、P1とP2はP形領域、C1はコレクタ端子、B1
とB2はベース端子、E1とE2はエミツタ端子であ
つて、それぞれ第5図に示したC1,B1,B2,E1
およびE2に対応する。
FIG. 5 shows a modification of the configuration shown in FIG. 1 to reduce the number of constituent elements when making it bidirectional. In other words, the PNP transistor Q9 is a combination of two lateral PNP transistors Q4 shown in FIG. Here, transistor Q9 is
For example, this can be realized by a structure as shown in FIG.
However, in Fig. 9, I is the separation region, S is the main surface, and P 3
~ P5 is a P-type region, N4 is an N-type region, B3 is a base terminal, E3 and E4 are emitter terminals, C2 is a collector terminal, and B3 , E3 , C2 , E4 are respectively shown in Figure 5.
Corresponds to B 3 , E 3 , C 2 , and E 4 . In other words, when the switch in Figure 5 turns on in the forward direction, D 2 ,
Q 5 , Q 6 and Q 9 are turned on. At this time, the transistor Q9 operates with E3 as the emitter, B3 as the base, and C2 as the collector. E4 also operates as a second collector. Therefore, the V po -I A characteristic can be improved compared to FIG. 1 by the amount that I A is partially bypassed as the second collector current. Also, when the switch turns on in the opposite direction, D 2 ′, Q 5 ′,
Q 6 ′ and Q 9 are turned on. However, at this time, E 4
becomes the emitter and E 3 becomes the second collector.
(Since Fig. 9 has a lateral structure, the electrical characteristics of the transistor do not change even if E 3 and E 4 are replaced.) In Fig. 5, NPN transistors Q 5 and Q 5 ' or Q 6 and Q It is also possible to further reduce the number of elements by integrating 6 '. At this time, these transistors can be realized with a structure as shown in FIG. 8, for example. In Figure 8, I is the isolation region, S is the main surface, N 1 to N 3 are N-type regions, P 1 and P 2 are P-type regions, C 1 is the collector terminal, and B 1
and B 2 are base terminals, E 1 and E 2 are emitter terminals, and C 1 , B 1 , B 2 , E 1 shown in FIG. 5 respectively.
and corresponds to E 2 .

第6図は第8図の構成を双方向化するのに際し
て、構成素子数を少なくするように工夫したもの
である。すなわち、第1図のPNPトランジスタ
Q7の2個分を第6図では1個のPNPトランジス
タQ7でもつて実現している。これは集積化した
場合にPNPトランジスタがラテラル構造である
ので、エミツタとコレクタとを入れ替えても電気
的特性が変わらないということを利用している。
その他の回路要素については第5図のものと同じ
である。
FIG. 6 shows an arrangement in which the number of constituent elements is reduced when making the configuration of FIG. 8 bidirectional. In other words, the PNP transistor in Figure 1
In Fig. 6 , two PNP transistors Q7 are realized with one PNP transistor Q7 . This takes advantage of the fact that when integrated, PNP transistors have a lateral structure, so even if the emitter and collector are swapped, the electrical characteristics do not change.
Other circuit elements are the same as those in FIG.

第7図は第3図の構成を双方向化するのに際し
て回路素子数を低減するように工夫したものであ
る。すなわち、第3図のPNPトランジスタQ8
2個分を第7図ではPNPトランジスタQ10に一体
化したものであつて、Q10はたとえば第10図に
示したような構成で実現できる。第10図でIは
分離領域、Sは主表面、N5はN形領域、P6〜P9
はP形領域、B4はベース端子、C3とC4はコレク
タ端子、E5とE6はエミツタ端子であつて、B4
C3,C4,E5およびE6は、それぞれ第7図中に示
したB4,C3,C4,E5およびE6と対応する。すな
わち、スイツチが順方向でオンとなる(D2,Q5
Q6,Q9がオンとなる)ときは、E5がエミツタ、
B4がベース、C3がコレクタとして動作する。こ
のときE6は第2のコレクタとして動作し、これ
により主電流IAの一部分がバイパスされる分だけ
第7図のVpo−IA特性は第3図のものよりも改善
される。スイツチが逆方向でオンとなる(D2′,
Q5′,Q6′,Q9がオンとなる)ときは、E6がエミ
ツタ、B4がベース、C4がコレクタ、E5が第2の
コレクタとして動作する。その他の回路要素につ
いては第5図のものと同じである。
FIG. 7 shows an arrangement in which the number of circuit elements is reduced when making the configuration of FIG. 3 bidirectional. That is, two PNP transistors Q8 in FIG. 3 are integrated into a PNP transistor Q10 in FIG. 7, and Q10 can be realized, for example, with a configuration as shown in FIG. 10. In Fig. 10, I is the separation region, S is the main surface, N5 is the N-type region, and P6 to P9.
is a P-type region, B 4 is a base terminal, C 3 and C 4 are collector terminals, E 5 and E 6 are emitter terminals, and B 4 ,
C 3 , C 4 , E 5 and E 6 correspond to B 4 , C 3 , C 4 , E 5 and E 6 shown in FIG. 7, respectively. In other words, the switch is turned on in the forward direction (D 2 , Q 5 ,
Q 6 and Q 9 are on), E 5 is emitter,
B 4 acts as the base and C 3 acts as the collector. At this time, E 6 operates as a second collector, and thereby a portion of the main current I A is bypassed, and the V po -I A characteristic in FIG. 7 is improved compared to that in FIG. 3. The switch turns on in the opposite direction (D 2 ′,
Q 5 ', Q 6 ', and Q 9 are on), E 6 operates as an emitter, B 4 as a base, C 4 as a collector, and E 5 as a second collector. Other circuit elements are the same as those in FIG.

(発明の効果) 以上説明したように、本発明によるトランジス
タ・スイツチ回路によれば、主電流が小さい領域
では導通電圧はPN接合1段分であり、大きい領
域では2段分となるように動作するので、主電流
の広い範囲にわたつて導通電圧を小さくできると
いう効果を有するものである。
(Effects of the Invention) As explained above, according to the transistor switch circuit of the present invention, in the region where the main current is small, the conduction voltage is equivalent to one stage of PN junction, and in the region where the main current is large, the conduction voltage is equivalent to two stages. Therefore, it has the effect of reducing the conduction voltage over a wide range of main current.

【図面の簡単な説明】[Brief explanation of drawings]

第1図乃至第3図及び第5図乃至第7図は夫夫
本発明のトランジスタ回路の実施例、第4図は従
来回路と本発明による回路との特性の比較を示す
図、第8図乃至第10図は本発明に適用できる集
積化トランジスタの模擬断面形状、第11図は従
来のPNPNスイツチの等価回路図、第12図及
び第13図は従来のトランジスタ回路の回路図を
示す。 QP,QN,Q1〜Q10,Q5′,Q6′……トランジス
タ、D1〜D3,D2′,D3′……ダイオード、R1〜R5
R4′,R5′……抵抗、T1〜T3,B1〜B4,C1〜C4
E1〜E6……端子、I,N1〜N5,P1〜P9……領
域、S……主表面。
1 to 3 and 5 to 7 are examples of the transistor circuit of the present invention, FIG. 4 is a diagram showing a comparison of characteristics between a conventional circuit and a circuit according to the present invention, and FIG. 8 10 to 10 show simulated cross-sectional shapes of integrated transistors applicable to the present invention, FIG. 11 shows an equivalent circuit diagram of a conventional PNPN switch, and FIGS. 12 and 13 show circuit diagrams of conventional transistor circuits. Q P , Q N , Q 1 to Q 10 , Q 5 ′, Q 6 ′...Transistor, D 1 to D 3 , D 2 ′, D 3 ′... Diode, R 1 to R 5 ,
R 4 ′, R 5 ′...Resistance, T 1 to T 3 , B 1 to B 4 , C 1 to C 4 ,
E1 to E6 ...terminal, I, N1 to N5 , P1 to P9 ...area, S...main surface.

Claims (1)

【特許請求の範囲】 1 第1の導電型の第1のトランジスタと、第2
の導電型の第2、第3のトランジスタと、PN接
合素子とを具備し、前記の第1のトランジスタの
エミツタを第1の主端子に接続し、そのベースと
第3のトランジスタのコレクタとを接続し、前記
の第1のトランジスタのコレクタと第2のトラン
ジスタのコレクタとを接続し、第2のトランジス
タのベースをゲート端子に接続し、第2のトラン
ジスタのエミツタと第3のトランジスタのベース
とを接続し、第3のトランジスタのエミツタを第
2の主端子に接続し、前記の第1のトランジスタ
のエミツタ−コレクタ間に前記のPN接合素子を
並列に接続したことを特徴とするトランジスタ回
路。 2 PN接合素子はダイオードであつて、該ダイ
オードの一端を前記第1のトランジスタのエミツ
タに接続し、他端を第1のトランジスタのコレク
タに接続したことを特徴とする特許請求の範囲第
1項記載のトランジスタ回路。 3 PN接合素子は第1の導電型の第4のトラン
ジスタであつて、該第4のトランジスタのエミツ
タとベースとをそれぞれ前記第1のトランジスタ
のエミツタとコレクタとに接続し、第4のトラン
ジスタのコレクタを前記第3のトランジスタのエ
ミツタに接続したことを特徴とする特許請求の範
囲第1項記載のトランジスタ回路。 4 PN接合素子は第1の導電型の第5のトラン
ジスタであつて、該第5のトランジスタのエミツ
タとベースとをそれぞれ前記第1のトランジスタ
のエミツタとコレクタとに接続し、第5のトラン
ジスタのコレクタを前記第3のトランジスタのベ
ースに接続したことを特徴とする特許請求の範囲
第1項記載のトランジスタ回路。
[Claims] 1. A first transistor of a first conductivity type, and a second transistor of a first conductivity type.
and a PN junction element, the emitter of the first transistor is connected to the first main terminal, and the base and collector of the third transistor are connected. the collector of the first transistor and the collector of the second transistor are connected, the base of the second transistor is connected to the gate terminal, and the emitter of the second transistor and the base of the third transistor are connected. , the emitter of a third transistor is connected to a second main terminal, and the PN junction element is connected in parallel between the emitter and collector of the first transistor. 2. Claim 1, wherein the PN junction element is a diode, one end of which is connected to the emitter of the first transistor, and the other end connected to the collector of the first transistor. The transistor circuit described. 3. The PN junction element is a fourth transistor of the first conductivity type, and the emitter and base of the fourth transistor are connected to the emitter and collector of the first transistor, respectively. 2. The transistor circuit according to claim 1, wherein the collector is connected to the emitter of the third transistor. 4. The PN junction element is a fifth transistor of the first conductivity type, and the emitter and base of the fifth transistor are respectively connected to the emitter and collector of the first transistor, and the emitter and base of the fifth transistor are connected to the emitter and collector of the first transistor, respectively. 2. The transistor circuit according to claim 1, wherein the collector is connected to the base of the third transistor.
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