JPH0325094B2 - - Google Patents
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- JPH0325094B2 JPH0325094B2 JP60021815A JP2181585A JPH0325094B2 JP H0325094 B2 JPH0325094 B2 JP H0325094B2 JP 60021815 A JP60021815 A JP 60021815A JP 2181585 A JP2181585 A JP 2181585A JP H0325094 B2 JPH0325094 B2 JP H0325094B2
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- collector
- emitter
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- switch
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- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は導通電圧の小さいトランジスタ・スイ
ツチに関するものである。
ツチに関するものである。
（発明の概要）
本発明はトランジスタ回路において、第１の導
電型の第１のトランジスタと、第２の導電型の第
２、第３のトランジスタと、PN接合素子とを具
備し、前記の第１のトランジスタのエミツタを第
１の主端子に接続し、そのベースと第３のトラン
ジスタのコレクタとを接続し、前記の第１のトラ
ンジスタのコレクタと第２のトランジスタのコレ
クタとを接続し、第２のトランジスタのベースを
ゲート端子に接続し、第２のトランジスタのエミ
ツタと第３のトランジスタのベースとを接続し、
第３のトランジスタのエミツタを第２の主端子に
接続し、前記の第１のトランジスタのエミツタ−
コレクタ間に前記のPN接合素子を並列に接続す
ることにより、導通電圧を低くしたものである。
電型の第１のトランジスタと、第２の導電型の第
２、第３のトランジスタと、PN接合素子とを具
備し、前記の第１のトランジスタのエミツタを第
１の主端子に接続し、そのベースと第３のトラン
ジスタのコレクタとを接続し、前記の第１のトラ
ンジスタのコレクタと第２のトランジスタのコレ
クタとを接続し、第２のトランジスタのベースを
ゲート端子に接続し、第２のトランジスタのエミ
ツタと第３のトランジスタのベースとを接続し、
第３のトランジスタのエミツタを第２の主端子に
接続し、前記の第１のトランジスタのエミツタ−
コレクタ間に前記のPN接合素子を並列に接続す
ることにより、導通電圧を低くしたものである。
（従来技術及び発明が解決しようとする問題点）
大電流あるいは高電圧をスイツチング制御で
き、しかも集積化が容易な半導体素子として、従
来より、PNPN4層構造の半導体スイツチがよく
用いられている。第１１図はこの種の半導体スイ
ツチの一例を示すものであり、周知のように
PNPNスイツチQ1は等価的にPNPトランジスタ
QPとNPNトランジスタQNでもつて表わすことが
できる。第１１図でスイツチQ1をオンとするに
は、ゲート端子T3を介して図の外部よりゲート
駆動電流IGを供給する。すると、該電流はゲート
電流に方向性を与えるために設置されたダイオー
ドD2を通つてNPNトランジスタQNのベースに流
入し、トランジスタQNがオンとなる。これによ
り、QNのコレクタ電流としてPNPトランジスタ
QPのベース電流が流れ、この結果、トランジス
タQPがオンとなり、スイツチQ1全体がオンとな
つて、アノード端子T1を介して図の外部から主
電流IAが流入し、カソード端子T2を介して図の
外部へと流れ去る。これ以降はIGの供給を停止し
てもQPのコレクタ電流としてQNのベース電流が
供給されるので、スイツチQ1はオン状態を維持
する。また、スイツチQ1を点弧するのに必要な
ゲート電流は、VGK／R1以上であればよく、IAに
依存しない（ただし、VGKはQNのベース・エミツ
タ接合の導通電圧であり、R1は抵抗R1の値であ
る。）ここで、抵抗R1はQNのコレクタ・エミツタ
間の降伏電圧の低下を防ぐために挿入されたもの
であり、これにより、スイツチがオフ状態にある
ときに、T1−T2間の順方向の耐圧を確保するこ
とができる。以下、抵抗R2〜R5，R4′，R5′もそ
れぞれ対応するNPNトランジスタのCE間耐圧を
確保するためのものである。一方、スイツチオフ
時の逆方向耐圧は、ダイオードD1やPNPトラン
ジスタQP，Q4のエミツタ・ベース間降伏電圧を
大きくすることで確保する。また、このためQP
はQ4は、いわゆるラテラル構造とする。従つて、
たとえばR1＝5KΩとすれば100mAのIAを流すの
に（VGK〜0.8Vであるから）IGは0.3mAもあれば
よい。またスイツチQ1がオン時のT1〜T2間の電
圧（いわゆる、スイツチの導通電圧）は、QNと
QPがともに飽和状態にあることから、ほぼPN接
合１段分の導通電圧（〜0.8V）に等しく、充分
小さい値である。しかしながら、第１１図の構成
では上記のように、QPとQNの間に正帰還動作が
存在するために、単にIGを停止しただけではIAを
停止することができず、Q1をオフにするには図
の外部的な手段でもつてIAの値をPNPNスイツチ
Q1のいわゆる保持電流よりも小さい値に低減す
ることが必要である。
き、しかも集積化が容易な半導体素子として、従
来より、PNPN4層構造の半導体スイツチがよく
用いられている。第１１図はこの種の半導体スイ
ツチの一例を示すものであり、周知のように
PNPNスイツチQ1は等価的にPNPトランジスタ
QPとNPNトランジスタQNでもつて表わすことが
できる。第１１図でスイツチQ1をオンとするに
は、ゲート端子T3を介して図の外部よりゲート
駆動電流IGを供給する。すると、該電流はゲート
電流に方向性を与えるために設置されたダイオー
ドD2を通つてNPNトランジスタQNのベースに流
入し、トランジスタQNがオンとなる。これによ
り、QNのコレクタ電流としてPNPトランジスタ
QPのベース電流が流れ、この結果、トランジス
タQPがオンとなり、スイツチQ1全体がオンとな
つて、アノード端子T1を介して図の外部から主
電流IAが流入し、カソード端子T2を介して図の
外部へと流れ去る。これ以降はIGの供給を停止し
てもQPのコレクタ電流としてQNのベース電流が
供給されるので、スイツチQ1はオン状態を維持
する。また、スイツチQ1を点弧するのに必要な
ゲート電流は、VGK／R1以上であればよく、IAに
依存しない（ただし、VGKはQNのベース・エミツ
タ接合の導通電圧であり、R1は抵抗R1の値であ
る。）ここで、抵抗R1はQNのコレクタ・エミツタ
間の降伏電圧の低下を防ぐために挿入されたもの
であり、これにより、スイツチがオフ状態にある
ときに、T1−T2間の順方向の耐圧を確保するこ
とができる。以下、抵抗R2〜R5，R4′，R5′もそ
れぞれ対応するNPNトランジスタのCE間耐圧を
確保するためのものである。一方、スイツチオフ
時の逆方向耐圧は、ダイオードD1やPNPトラン
ジスタQP，Q4のエミツタ・ベース間降伏電圧を
大きくすることで確保する。また、このためQP
はQ4は、いわゆるラテラル構造とする。従つて、
たとえばR1＝5KΩとすれば100mAのIAを流すの
に（VGK〜0.8Vであるから）IGは0.3mAもあれば
よい。またスイツチQ1がオン時のT1〜T2間の電
圧（いわゆる、スイツチの導通電圧）は、QNと
QPがともに飽和状態にあることから、ほぼPN接
合１段分の導通電圧（〜0.8V）に等しく、充分
小さい値である。しかしながら、第１１図の構成
では上記のように、QPとQNの間に正帰還動作が
存在するために、単にIGを停止しただけではIAを
停止することができず、Q1をオフにするには図
の外部的な手段でもつてIAの値をPNPNスイツチ
Q1のいわゆる保持電流よりも小さい値に低減す
ることが必要である。
第１２図はPNPNスイツチにおける上記の欠
点を除去するために提案された従来例である。
点を除去するために提案された従来例である。
第１２図において、NPNトランジスタQ5，Q6
とPNPトランジスタQ4から成るスイツチをオン
とするには、ゲート端子T3を介してゲート電流IG
を供給する。これによつてダイオードD2および
R4あるいはトランジスタQ5のベース・エミツタ
接合を通つてIGがトランジスタQ6のベースに流入
し、トランジスタQ6がオンとなる。これにより、
トランジスタQ6のコレクタ電流としてトランジ
スタQ4のベース電流が流れ、トランジスタQ4が
オンとなる。トランジスタQ4のコレクタ電流は、
予めオン状態となつているトランジスタQ5を通
つてトランジスタQ6のベースへと到り、これに
より、スイツチ全体がオンとなる。
とPNPトランジスタQ4から成るスイツチをオン
とするには、ゲート端子T3を介してゲート電流IG
を供給する。これによつてダイオードD2および
R4あるいはトランジスタQ5のベース・エミツタ
接合を通つてIGがトランジスタQ6のベースに流入
し、トランジスタQ6がオンとなる。これにより、
トランジスタQ6のコレクタ電流としてトランジ
スタQ4のベース電流が流れ、トランジスタQ4が
オンとなる。トランジスタQ4のコレクタ電流は、
予めオン状態となつているトランジスタQ5を通
つてトランジスタQ6のベースへと到り、これに
より、スイツチ全体がオンとなる。
またトランジスタQ4〜Q6から成るスイツチを
オフとするにはゲート電流IGの供給を停止するだ
けでよい。すなわちゲート電流IGを停止すること
により、トランジスタQ5はベース電流の供給が
停止してオフとなり、これによりトランジスタ
Q6オフ→Q4オフとなつてスイツチ全体がオフと
なる。
オフとするにはゲート電流IGの供給を停止するだ
けでよい。すなわちゲート電流IGを停止すること
により、トランジスタQ5はベース電流の供給が
停止してオフとなり、これによりトランジスタ
Q6オフ→Q4オフとなつてスイツチ全体がオフと
なる。
スイツチがオン状態にあるときはトランジスタ
Q4〜Q6はすべて飽和状態にあり、端子T1〜T2間
のオン電圧Vpoは次式で与えられる。（ただし、
T1→T2の主電流は第１１図と同様にLAのする。） Vpo＝VBE6＋IC4（rC4＋rC5） ＝VBE4＋IC6・rC6 ただし VBEi：Qi（ｉ＝４，６）のベース・エミツタ間
導通電圧 rCj：Qj（ｊ＝４〜６）のコレクタ飽和抵抗 ICi：Qiのコレクタ電流 一方、IA＝IC4＋IC6 で、しかも、VBE4〜VBE6〜0.8V であるので、結局 Vpo〜VBE6＋ （rC4＋rC5）・rC6／rC4＋rC5＋rC6・IA となる。そして通常（集積化した場合には）
NPNトランジスタはバーテイカル構造であるの
で、電流増幅率が大きく（非飽和状態のエミツタ
接地電流増幅率で30〜200）、一方、PNPトラン
ジスタはラテラル構造であるので電流増幅率は小
さい（非飽和状態のエミツタ接地電流増幅率で
0.1〜0.5）。
Q4〜Q6はすべて飽和状態にあり、端子T1〜T2間
のオン電圧Vpoは次式で与えられる。（ただし、
T1→T2の主電流は第１１図と同様にLAのする。） Vpo＝VBE6＋IC4（rC4＋rC5） ＝VBE4＋IC6・rC6 ただし VBEi：Qi（ｉ＝４，６）のベース・エミツタ間
導通電圧 rCj：Qj（ｊ＝４〜６）のコレクタ飽和抵抗 ICi：Qiのコレクタ電流 一方、IA＝IC4＋IC6 で、しかも、VBE4〜VBE6〜0.8V であるので、結局 Vpo〜VBE6＋ （rC4＋rC5）・rC6／rC4＋rC5＋rC6・IA となる。そして通常（集積化した場合には）
NPNトランジスタはバーテイカル構造であるの
で、電流増幅率が大きく（非飽和状態のエミツタ
接地電流増幅率で30〜200）、一方、PNPトラン
ジスタはラテラル構造であるので電流増幅率は小
さい（非飽和状態のエミツタ接地電流増幅率で
0.1〜0.5）。
そして、一般に導電型の相異なる２個のトラン
ジスタのコレクタを接続した場合には、そのコレ
クタの電位は、電流増幅率の大きな方のトランジ
スタのエミツタ電位に近い値に設定される。特に
上記のように電流増幅率の比が２桁程度以上とな
るとコレクタ電位は、電流増幅率の大きな方のト
ランジスタのエミツタ電位に等しくなる。
ジスタのコレクタを接続した場合には、そのコレ
クタの電位は、電流増幅率の大きな方のトランジ
スタのエミツタ電位に近い値に設定される。特に
上記のように電流増幅率の比が２桁程度以上とな
るとコレクタ電位は、電流増幅率の大きな方のト
ランジスタのエミツタ電位に等しくなる。
従つて、上式においてrC5＝０（∵rC5×IC5＝０）
とおいてよく、結局 Vpo〜VBE6＋rC4・rC6／rC4＋rC6IA (1) を得る。
とおいてよく、結局 Vpo〜VBE6＋rC4・rC6／rC4＋rC6IA (1) を得る。
またrCjは数10Ωのオーダであるので、VpoとIA
の関係は、数10Ωの傾きをもつことになる。たと
えばrC4＝rC5＝rC6＝40Ωとすると、IAが40mAの
ときにVpoはおよそVBE6＋0.8Vとなり、PN接合
２段分と、かなり大きくなる。
の関係は、数10Ωの傾きをもつことになる。たと
えばrC4＝rC5＝rC6＝40Ωとすると、IAが40mAの
ときにVpoはおよそVBE6＋0.8Vとなり、PN接合
２段分と、かなり大きくなる。
第１１図の構成では、rC5＝０Ωとおいたのと
等価であるが、QNとQPが一体化構造となつてい
るので、rC4とrC6は非常に小さい（通常、数Ω以
下である。）。
等価であるが、QNとQPが一体化構造となつてい
るので、rC4とrC6は非常に小さい（通常、数Ω以
下である。）。
つまり、第１２図の構成ではIAに対するVpoの
依存性が大きく、IAが小さい領域ではVpoがPN接
合１段分の導通電圧と等しいが、IAが大きい領域
ではVpoがPN接合２段分の導通電圧を超えてし
まうという欠点があつた。
依存性が大きく、IAが小さい領域ではVpoがPN接
合１段分の導通電圧と等しいが、IAが大きい領域
ではVpoがPN接合２段分の導通電圧を超えてし
まうという欠点があつた。
第１３図は、第１２図における上記のごとき大
電流領域での欠点を除去することのできる従来構
成例であつて、NPNトランジスタQ2とQ3でもつ
て、いわゆるダーリントン接続としたものであ
る。（ここでダイオードD1はスイツチオフ時にT1
−T2間の逆方向耐圧を確保するためのものであ
る。） 第１３図の構成でスイツチをオンとするには、
ゲート端子T3を介して、ゲート電流IGを供給す
る。これにより、NPNトランジスタQ2がオンと
なつて、トランジスタQ2のエミツタ電流がトラ
ンジスタQ3のベースへ流入し、トランジスタQ3
もオンとなり、この結果、スイツチ全体がオンと
なる。
電流領域での欠点を除去することのできる従来構
成例であつて、NPNトランジスタQ2とQ3でもつ
て、いわゆるダーリントン接続としたものであ
る。（ここでダイオードD1はスイツチオフ時にT1
−T2間の逆方向耐圧を確保するためのものであ
る。） 第１３図の構成でスイツチをオンとするには、
ゲート端子T3を介して、ゲート電流IGを供給す
る。これにより、NPNトランジスタQ2がオンと
なつて、トランジスタQ2のエミツタ電流がトラ
ンジスタQ3のベースへ流入し、トランジスタQ3
もオンとなり、この結果、スイツチ全体がオンと
なる。
スイツチをオフとするには、IGの供給を停止す
るだけでよい。IGの停止によりトランジスタQ2の
ベース電流が停止してトランジスタQ2がオフと
なり、この結果、トランジスタQ3がオフとなり、
スイツチ全体がオフ状態となる。
るだけでよい。IGの停止によりトランジスタQ2の
ベース電流が停止してトランジスタQ2がオフと
なり、この結果、トランジスタQ3がオフとなり、
スイツチ全体がオフ状態となる。
さて、スイツチがオン状態にあるときのT1−
T2間の導通電圧は、トランジスタQ2が飽和動作
で、トランジスタQ3が非飽和動作であるので、
次式で与えられる。
T2間の導通電圧は、トランジスタQ2が飽和動作
で、トランジスタQ3が非飽和動作であるので、
次式で与えられる。
Vpo＝VD1＋VBE3＋IC2・rC2
IA＝IC2＋IC3
IC3＝β3・（IG＋IC2）
ただし
VD1：ダイオードD1の導通電圧
VBE3：Q3のベース・エミツタ間導通電圧
IC2，IC3：Q2，Q3のコレクタ電流
rC2：Q2のコレクタ飽和抵抗
β3：Q3のエミツタ接地電流増幅率
上式より
Vpo＝VD1＋VBE3＋
rC2・（IA−β3IG／β3＋１ (2)
通常、β3≫１（たとえば30〜200）であり、rC2
は数10Ω（たとえば30Ω）であり、IGはVBE2／R2
よりも大きな値（たとえばQ2のベース・エミツ
タ間導通電圧を、VBE2とすればVBE2＝0.8V、R2
＝5KΩとしてIG＝0.3mA）でよいので、rC2・
β3・IG／（β3＋１）はほぼ10mA程度である。一
方、rC2／（β3＋１）は数Ω以下となる。
は数10Ω（たとえば30Ω）であり、IGはVBE2／R2
よりも大きな値（たとえばQ2のベース・エミツ
タ間導通電圧を、VBE2とすればVBE2＝0.8V、R2
＝5KΩとしてIG＝0.3mA）でよいので、rC2・
β3・IG／（β3＋１）はほぼ10mA程度である。一
方、rC2／（β3＋１）は数Ω以下となる。
つまり、第１３図の構成では、IAに対するVpo
の依存性は小さくなつて、大電流領域でもVpoの
値はほぼPN接合２段分の導通電圧でよい。しか
しながら、低電流領域でもVpoはやはりPN接合
２段分であり、第１２図の構成よりもVpoが大き
いという欠点があつた。
の依存性は小さくなつて、大電流領域でもVpoの
値はほぼPN接合２段分の導通電圧でよい。しか
しながら、低電流領域でもVpoはやはりPN接合
２段分であり、第１２図の構成よりもVpoが大き
いという欠点があつた。
導通電圧が大きい場合は装置全体に与える直流
電圧を大とする必要があり、このために導通電圧
が小であることが望まれる。
電圧を大とする必要があり、このために導通電圧
が小であることが望まれる。
この種のスイツチ回路としては、回路構成が簡
単であること、ゲートへの信号が停止されれば、
これによつて主端子間の電流が停止されること及
び主端子間の導通電圧が小さいことが望まれる
が、これらの要件を同時に満足する回路は提案さ
れていない。
単であること、ゲートへの信号が停止されれば、
これによつて主端子間の電流が停止されること及
び主端子間の導通電圧が小さいことが望まれる
が、これらの要件を同時に満足する回路は提案さ
れていない。
（問題点を解決するための手段）
本発明は、これらの欠点を除去するために提案
されたもので、主電流IAが小さい領域ではオン電
圧（導通電圧）をPN接合１段分とし、大きい領
域では２段分としたトランジスタ回路を提供する
ことを目的とする。
されたもので、主電流IAが小さい領域ではオン電
圧（導通電圧）をPN接合１段分とし、大きい領
域では２段分としたトランジスタ回路を提供する
ことを目的とする。
第１図は本発明のトランジスタ回路の第１実施
例を示す。図において第１の導電型の第１のトラ
ンジスタQ4のエミツタを第１の主端子T1に接続
し、そのベースと第２の導電型の第３のトランジ
スタQ6のコレクタとを接続し、第１のトランジ
スタQ4のコレクタと第２の導電型の第２のトラ
ンジスタQ5のコレクタとを接続し、第２のトラ
ンジスタQ5のベースをダイオードD2を介してゲ
ート端子T3に接続し、第２のトランジスタQ5の
エミツタと第３のトランジスタQ6のベースとを
接続し、第３のトランジスタQ6のエミツタを第
２の主端子T2に接続し、第１のトランジスタQ4
のエミツタとコレクタ間にダイオードD3を並列
に接続する。R4，R5は抵抗を示す。
例を示す。図において第１の導電型の第１のトラ
ンジスタQ4のエミツタを第１の主端子T1に接続
し、そのベースと第２の導電型の第３のトランジ
スタQ6のコレクタとを接続し、第１のトランジ
スタQ4のコレクタと第２の導電型の第２のトラ
ンジスタQ5のコレクタとを接続し、第２のトラ
ンジスタQ5のベースをダイオードD2を介してゲ
ート端子T3に接続し、第２のトランジスタQ5の
エミツタと第３のトランジスタQ6のベースとを
接続し、第３のトランジスタQ6のエミツタを第
２の主端子T2に接続し、第１のトランジスタQ4
のエミツタとコレクタ間にダイオードD3を並列
に接続する。R4，R5は抵抗を示す。
第１図のように構成することにより主電流IAが
小さい領域ではトランジスタQ4のエミツタ・コ
レクタ間の電位差は小さく、ダイオードD3は導
通状態とならないので、スイツチ全体の（T1−
T2間の）導通電圧を第１２図のものと同じにす
ることができる。すなわち、ダイオードD3がオ
フ状態であるので第１２図の構成と電気的に等価
である。一方、主電流IAが大きくなつてトランジ
スタQ4のエミツタ・コレクタ間の電位差IC4・rC4
がPN接合１段分の導通電圧よりも大きい領域に
なると、ダイオードD3が導通状態になる。この
状態ではNPNトランジスタQ5とQ6のコレクタの
電位は、どちらもT1端子の電位からPN接合１段
分だけ下がつた値であつて、ほぼ等しいことか
ら、第１３図の構成と電気的には、ほぼ等価とな
る。すなわち、IAが大きい領域では、スイツチ全
体の導通電圧はほぼPN接合２段分の値となり、
第１２図の従来例と比べて小さくすることができ
る。たとえばrC4＝40Ωのとき、IC4が20mA以上
ではD3がオンとなつてスイツチの導通電圧がPN
接合２段分となる。一方、スイツチオフ時には、
逆方向耐圧はD3とQ4のエミツタ・コレクタ間の
降伏電圧を大きくすることで確保でき、順方向耐
圧はトランジスタQ5とQ6のベース・コレクタ間
降伏電圧を大きくすることで確保できる。
小さい領域ではトランジスタQ4のエミツタ・コ
レクタ間の電位差は小さく、ダイオードD3は導
通状態とならないので、スイツチ全体の（T1−
T2間の）導通電圧を第１２図のものと同じにす
ることができる。すなわち、ダイオードD3がオ
フ状態であるので第１２図の構成と電気的に等価
である。一方、主電流IAが大きくなつてトランジ
スタQ4のエミツタ・コレクタ間の電位差IC4・rC4
がPN接合１段分の導通電圧よりも大きい領域に
なると、ダイオードD3が導通状態になる。この
状態ではNPNトランジスタQ5とQ6のコレクタの
電位は、どちらもT1端子の電位からPN接合１段
分だけ下がつた値であつて、ほぼ等しいことか
ら、第１３図の構成と電気的には、ほぼ等価とな
る。すなわち、IAが大きい領域では、スイツチ全
体の導通電圧はほぼPN接合２段分の値となり、
第１２図の従来例と比べて小さくすることができ
る。たとえばrC4＝40Ωのとき、IC4が20mA以上
ではD3がオンとなつてスイツチの導通電圧がPN
接合２段分となる。一方、スイツチオフ時には、
逆方向耐圧はD3とQ4のエミツタ・コレクタ間の
降伏電圧を大きくすることで確保でき、順方向耐
圧はトランジスタQ5とQ6のベース・コレクタ間
降伏電圧を大きくすることで確保できる。
第２図は本発明の第２の実施例であつて、第１
図のダイオードD3をPNPトランジスタQ7のエミ
ツタ・ベース接合で置き換えるとともに、Q7の
コレクタを端子T2へ接続したものである。この
ように構成することにより、スイツチオン時には
IAが大きな領域でT1−T2間がトランジスタQ7で
短絡されるので、第１図に比べて、スイツチの導
通電圧をさらに低減することができる。スイツチ
オフ時のT1−T2間の耐圧を確保するにはトラン
ジスタQ4〜Q6の降伏電圧を第１図と同様に大き
くするとともに、トランジスタQ7のベース・エ
ミツタ間とベース・コレクタ間の両接合の降伏電
圧を大きくする。
図のダイオードD3をPNPトランジスタQ7のエミ
ツタ・ベース接合で置き換えるとともに、Q7の
コレクタを端子T2へ接続したものである。この
ように構成することにより、スイツチオン時には
IAが大きな領域でT1−T2間がトランジスタQ7で
短絡されるので、第１図に比べて、スイツチの導
通電圧をさらに低減することができる。スイツチ
オフ時のT1−T2間の耐圧を確保するにはトラン
ジスタQ4〜Q6の降伏電圧を第１図と同様に大き
くするとともに、トランジスタQ7のベース・エ
ミツタ間とベース・コレクタ間の両接合の降伏電
圧を大きくする。
第３図は本発明の第３の実施例であつて、第１
図のダイオードD3をPNPトランジスタQ8のエミ
ツタ・ベース接合で置き換えるとともに、トラン
ジスタQ8のコレクタを、NPNトランジスタQ6の
ベースに接続したものである。こうすることによ
り、IAの大電流領域でトランジスタQ8がオンとな
るとトランジスタQ8のコレクタ電流によつてト
ランジスタQ6のベース電流が増大し、その分だ
けトランジスタQ6のコレクタ電流が増大する。
これは換言すれば、スイツチの導通電圧Vpoが低
減することになる。（何となれば、前記(2)式で示
したようにVpoはIAの１次関数で表わされ、かつ
その係数が正であるからである。） 第４図は第１２，１３、第１、第２、第３図の
構成によるトランジスタ・スイツチのVpoとIAの
関係を実験により求めた結果である。
図のダイオードD3をPNPトランジスタQ8のエミ
ツタ・ベース接合で置き換えるとともに、トラン
ジスタQ8のコレクタを、NPNトランジスタQ6の
ベースに接続したものである。こうすることによ
り、IAの大電流領域でトランジスタQ8がオンとな
るとトランジスタQ8のコレクタ電流によつてト
ランジスタQ6のベース電流が増大し、その分だ
けトランジスタQ6のコレクタ電流が増大する。
これは換言すれば、スイツチの導通電圧Vpoが低
減することになる。（何となれば、前記(2)式で示
したようにVpoはIAの１次関数で表わされ、かつ
その係数が正であるからである。） 第４図は第１２，１３、第１、第２、第３図の
構成によるトランジスタ・スイツチのVpoとIAの
関係を実験により求めた結果である。
実験に際しては０〜50mAの領域でIAをオン／
オフ制御できるように、各トランジスタスイツチ
を構成しており、実験に用いた各トランジスタは
集積化の製造プロセスにより試作したものであつ
て、PNPトランジスタはベース・エミツタ接合
とコレクタ・ベース接合の耐圧とも300V、NPN
トランジスタはベース・コレクタ接合の耐圧が
300Vのものを用いている。
オフ制御できるように、各トランジスタスイツチ
を構成しており、実験に用いた各トランジスタは
集積化の製造プロセスにより試作したものであつ
て、PNPトランジスタはベース・エミツタ接合
とコレクタ・ベース接合の耐圧とも300V、NPN
トランジスタはベース・コレクタ接合の耐圧が
300Vのものを用いている。
曲線C1，C2，C3，C4およびC5がそれぞれ第３
図（本発明の第３例）、第２図（同第２例）、第１
図（同第１例）、第１３図および第１２図に対応
する。第４図から分かるように、本発明による構
成（C1〜C3）はIAが30mA以下では、第１２図の
構成と同じVpo・IA特性を示し、またIAが30mAよ
りも大きい領域では第１３図の構成よりも良好な
Vpo−IA特性を示す。
図（本発明の第３例）、第２図（同第２例）、第１
図（同第１例）、第１３図および第１２図に対応
する。第４図から分かるように、本発明による構
成（C1〜C3）はIAが30mA以下では、第１２図の
構成と同じVpo・IA特性を示し、またIAが30mAよ
りも大きい領域では第１３図の構成よりも良好な
Vpo−IA特性を示す。
第５図は第１図の構成を双方向化するのに際し
て構成素子数を少なくするように工夫したもので
ある。すなわち、第１図のラテラルPNPトラン
ジスタQ4の２個分をPNPトランジスタQ9は一体
化したものである。ここで、トランジスタQ9は、
たとえば第９図のような構造により実現できる。
ただし第９図でＩは分離領域、Ｓは主表面、P3
〜P5はＰ形領域、N4はＮ形領域、B3はベース端
子、E3とE4はエミツタ端子、C2はコレクタ端子
であつて、B3，E3，C2，E4はそれぞれ第５図の
B3，E3，C2，E4に対応する。つまり第５図のス
イツチが順方向でオン動作するときには、D2，
Q5とQ6およびQ9がオンとなる。このときトラン
ジスタQ9はE3がエミツタ、B3がベース、C2がコ
レクタとして動作する。またE4は第２のコレク
タとして動作する。従つて、IAの一部が第２コレ
クタ電流としてバイパスされる分だけ、第１図と
比較してVpo−IA特性が改善できる。またスイツ
チが逆方向でオン動作するときは、D2′，Q5′，
Q6′およびQ9がオンとなる。ただしこの時は、E4
がエミツタとなり、E3が第２コレクタとなる。
（第９図がラテラル構造であるためにE3とE4を入
れ替えてもトランジスタの電気的特性は変わらな
いのである。）第５図において、NPNトランジス
タQ5とQ5′あるいはQ6とQ6′を、それぞれ一体化
して、さらに素子数を低減することも可能であ
る。このとき、これらのトランジスタはたとえば
第８図に示したような構造で実現できる。第８図
でＩは分離領域、Ｓは主表面、N1〜N3はＮ形領
域、P1とP2はＰ形領域、C1はコレクタ端子、B1
とB2はベース端子、E1とE2はエミツタ端子であ
つて、それぞれ第５図に示したC1，B1，B2，E1
およびE2に対応する。
て構成素子数を少なくするように工夫したもので
ある。すなわち、第１図のラテラルPNPトラン
ジスタQ4の２個分をPNPトランジスタQ9は一体
化したものである。ここで、トランジスタQ9は、
たとえば第９図のような構造により実現できる。
ただし第９図でＩは分離領域、Ｓは主表面、P3
〜P5はＰ形領域、N4はＮ形領域、B3はベース端
子、E3とE4はエミツタ端子、C2はコレクタ端子
であつて、B3，E3，C2，E4はそれぞれ第５図の
B3，E3，C2，E4に対応する。つまり第５図のス
イツチが順方向でオン動作するときには、D2，
Q5とQ6およびQ9がオンとなる。このときトラン
ジスタQ9はE3がエミツタ、B3がベース、C2がコ
レクタとして動作する。またE4は第２のコレク
タとして動作する。従つて、IAの一部が第２コレ
クタ電流としてバイパスされる分だけ、第１図と
比較してVpo−IA特性が改善できる。またスイツ
チが逆方向でオン動作するときは、D2′，Q5′，
Q6′およびQ9がオンとなる。ただしこの時は、E4
がエミツタとなり、E3が第２コレクタとなる。
（第９図がラテラル構造であるためにE3とE4を入
れ替えてもトランジスタの電気的特性は変わらな
いのである。）第５図において、NPNトランジス
タQ5とQ5′あるいはQ6とQ6′を、それぞれ一体化
して、さらに素子数を低減することも可能であ
る。このとき、これらのトランジスタはたとえば
第８図に示したような構造で実現できる。第８図
でＩは分離領域、Ｓは主表面、N1〜N3はＮ形領
域、P1とP2はＰ形領域、C1はコレクタ端子、B1
とB2はベース端子、E1とE2はエミツタ端子であ
つて、それぞれ第５図に示したC1，B1，B2，E1
およびE2に対応する。
第６図は第８図の構成を双方向化するのに際し
て、構成素子数を少なくするように工夫したもの
である。すなわち、第１図のPNPトランジスタ
Q7の２個分を第６図では１個のPNPトランジス
タQ7でもつて実現している。これは集積化した
場合にPNPトランジスタがラテラル構造である
ので、エミツタとコレクタとを入れ替えても電気
的特性が変わらないということを利用している。
その他の回路要素については第５図のものと同じ
である。
て、構成素子数を少なくするように工夫したもの
である。すなわち、第１図のPNPトランジスタ
Q7の２個分を第６図では１個のPNPトランジス
タQ7でもつて実現している。これは集積化した
場合にPNPトランジスタがラテラル構造である
ので、エミツタとコレクタとを入れ替えても電気
的特性が変わらないということを利用している。
その他の回路要素については第５図のものと同じ
である。
第７図は第３図の構成を双方向化するのに際し
て回路素子数を低減するように工夫したものであ
る。すなわち、第３図のPNPトランジスタQ8の
２個分を第７図ではPNPトランジスタQ10に一体
化したものであつて、Q10はたとえば第１０図に
示したような構成で実現できる。第１０図でＩは
分離領域、Ｓは主表面、N5はＮ形領域、P6〜P9
はＰ形領域、B4はベース端子、C3とC4はコレク
タ端子、E5とE6はエミツタ端子であつて、B4，
C3，C4，E5およびE6は、それぞれ第７図中に示
したB4，C3，C4，E5およびE6と対応する。すな
わち、スイツチが順方向でオンとなる（D2，Q5，
Q6，Q9がオンとなる）ときは、E5がエミツタ、
B4がベース、C3がコレクタとして動作する。こ
のときE6は第２のコレクタとして動作し、これ
により主電流IAの一部分がバイパスされる分だけ
第７図のVpo−IA特性は第３図のものよりも改善
される。スイツチが逆方向でオンとなる（D2′，
Q5′，Q6′，Q9がオンとなる）ときは、E6がエミ
ツタ、B4がベース、C4がコレクタ、E5が第２の
コレクタとして動作する。その他の回路要素につ
いては第５図のものと同じである。
て回路素子数を低減するように工夫したものであ
る。すなわち、第３図のPNPトランジスタQ8の
２個分を第７図ではPNPトランジスタQ10に一体
化したものであつて、Q10はたとえば第１０図に
示したような構成で実現できる。第１０図でＩは
分離領域、Ｓは主表面、N5はＮ形領域、P6〜P9
はＰ形領域、B4はベース端子、C3とC4はコレク
タ端子、E5とE6はエミツタ端子であつて、B4，
C3，C4，E5およびE6は、それぞれ第７図中に示
したB4，C3，C4，E5およびE6と対応する。すな
わち、スイツチが順方向でオンとなる（D2，Q5，
Q6，Q9がオンとなる）ときは、E5がエミツタ、
B4がベース、C3がコレクタとして動作する。こ
のときE6は第２のコレクタとして動作し、これ
により主電流IAの一部分がバイパスされる分だけ
第７図のVpo−IA特性は第３図のものよりも改善
される。スイツチが逆方向でオンとなる（D2′，
Q5′，Q6′，Q9がオンとなる）ときは、E6がエミ
ツタ、B4がベース、C4がコレクタ、E5が第２の
コレクタとして動作する。その他の回路要素につ
いては第５図のものと同じである。
（発明の効果）
以上説明したように、本発明によるトランジス
タ・スイツチ回路によれば、主電流が小さい領域
では導通電圧はPN接合１段分であり、大きい領
域では２段分となるように動作するので、主電流
の広い範囲にわたつて導通電圧を小さくできると
いう効果を有するものである。
タ・スイツチ回路によれば、主電流が小さい領域
では導通電圧はPN接合１段分であり、大きい領
域では２段分となるように動作するので、主電流
の広い範囲にわたつて導通電圧を小さくできると
いう効果を有するものである。
第１図乃至第３図及び第５図乃至第７図は夫夫
本発明のトランジスタ回路の実施例、第４図は従
来回路と本発明による回路との特性の比較を示す
図、第８図乃至第１０図は本発明に適用できる集
積化トランジスタの模擬断面形状、第１１図は従
来のPNPNスイツチの等価回路図、第１２図及
び第１３図は従来のトランジスタ回路の回路図を
示す。 QP，QN，Q1〜Q10，Q5′，Q6′……トランジス
タ、D1〜D3，D2′，D3′……ダイオード、R1〜R5，
R4′，R5′……抵抗、T1〜T3，B1〜B4，C1〜C4，
E1〜E6……端子、Ｉ，N1〜N5，P1〜P9……領
域、Ｓ……主表面。
本発明のトランジスタ回路の実施例、第４図は従
来回路と本発明による回路との特性の比較を示す
図、第８図乃至第１０図は本発明に適用できる集
積化トランジスタの模擬断面形状、第１１図は従
来のPNPNスイツチの等価回路図、第１２図及
び第１３図は従来のトランジスタ回路の回路図を
示す。 QP，QN，Q1〜Q10，Q5′，Q6′……トランジス
タ、D1〜D3，D2′，D3′……ダイオード、R1〜R5，
R4′，R5′……抵抗、T1〜T3，B1〜B4，C1〜C4，
E1〜E6……端子、Ｉ，N1〜N5，P1〜P9……領
域、Ｓ……主表面。
Claims (1)
- 【特許請求の範囲】 １ 第１の導電型の第１のトランジスタと、第２
の導電型の第２、第３のトランジスタと、PN接
合素子とを具備し、前記の第１のトランジスタの
エミツタを第１の主端子に接続し、そのベースと
第３のトランジスタのコレクタとを接続し、前記
の第１のトランジスタのコレクタと第２のトラン
ジスタのコレクタとを接続し、第２のトランジス
タのベースをゲート端子に接続し、第２のトラン
ジスタのエミツタと第３のトランジスタのベース
とを接続し、第３のトランジスタのエミツタを第
２の主端子に接続し、前記の第１のトランジスタ
のエミツタ−コレクタ間に前記のPN接合素子を
並列に接続したことを特徴とするトランジスタ回
路。 ２ PN接合素子はダイオードであつて、該ダイ
オードの一端を前記第１のトランジスタのエミツ
タに接続し、他端を第１のトランジスタのコレク
タに接続したことを特徴とする特許請求の範囲第
１項記載のトランジスタ回路。 ３ PN接合素子は第１の導電型の第４のトラン
ジスタであつて、該第４のトランジスタのエミツ
タとベースとをそれぞれ前記第１のトランジスタ
のエミツタとコレクタとに接続し、第４のトラン
ジスタのコレクタを前記第３のトランジスタのエ
ミツタに接続したことを特徴とする特許請求の範
囲第１項記載のトランジスタ回路。 ４ PN接合素子は第１の導電型の第５のトラン
ジスタであつて、該第５のトランジスタのエミツ
タとベースとをそれぞれ前記第１のトランジスタ
のエミツタとコレクタとに接続し、第５のトラン
ジスタのコレクタを前記第３のトランジスタのベ
ースに接続したことを特徴とする特許請求の範囲
第１項記載のトランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021815A JPS61182327A (ja) | 1985-02-08 | 1985-02-08 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021815A JPS61182327A (ja) | 1985-02-08 | 1985-02-08 | トランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182327A JPS61182327A (ja) | 1986-08-15 |
| JPH0325094B2 true JPH0325094B2 (ja) | 1991-04-05 |
Family
ID=12065556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021815A Granted JPS61182327A (ja) | 1985-02-08 | 1985-02-08 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61182327A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004328545A (ja) | 2003-04-25 | 2004-11-18 | Sharp Corp | デコード回路ならびにそれを用いるディスク記録／再生装置の受光アンプ回路および光学ピックアップ |
-
1985
- 1985-02-08 JP JP60021815A patent/JPS61182327A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61182327A (ja) | 1986-08-15 |
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