JPH0344110A - 同期式プログラマブルロジックアレイ - Google Patents
同期式プログラマブルロジックアレイInfo
- Publication number
- JPH0344110A JPH0344110A JP1179231A JP17923189A JPH0344110A JP H0344110 A JPH0344110 A JP H0344110A JP 1179231 A JP1179231 A JP 1179231A JP 17923189 A JP17923189 A JP 17923189A JP H0344110 A JPH0344110 A JP H0344110A
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- Japan
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- product term
- plane
- lines
- line
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期式プログラマブルロジックアレイに関し、
特にＡＮＤ平面、ＯＲ平面を備えたＭＯ８集積回路の同
期式プログラマブルロジックアレイに関する。
特にＡＮＤ平面、ＯＲ平面を備えたＭＯ８集積回路の同
期式プログラマブルロジックアレイに関する。
従来、この種の同期式プログラマブルロジックアレイは
、−例として第３図に示すように、入力信号ＩＮＩ〜Ｉ
Ｎ ｎとその反転信号を第１のプリチャージ信号ＰＣ
Ｉに従って伝達するゲート回路ＩＬ、〜ＩＬ２ｎ、これ
ら入力信号線ＩＬ、〜ＩＬ２゜を接触することなく横切
る複数の積項線ＰＬ、、〜ＰＬ＋ｘ及びこれら積項線Ｐ
Ｌ ＋ 、〜ＰＬ＋ｘと入力信号線ＩＬ、〜ＩＬ２．
との交差部のうちの所定の交差部にそれぞれ設けられゲ
ートを対応する入力信号線（ＩＬ’ｌ〜ＩＬ２−のうち
の１つ）と接続しソース・ドレインの一方を対応する積
項線（ＰＬ＋ｔ〜ＰＬ□のうちの１つ）と接続し他方を
接地するＮ型の複数の第１のトランジスタＱＮＩＩ〜Ｑ
Ｎ１８を備えたＡＮＤ平面ｌと、Ｐ型のトランジスタＱ
ＰＩＩ〜Ｑｐ□を備え第１のプリチャージ信号ＰＣＩに
より各積項線をプリチャジする第１のプリチャージ回路
２と、第１のプリチャージ信号ＰＣＩから成生される第
２のプリチャージ信号ＰＣ２に従って第１の積項線ＰＬ
＋１〜ＰＬ＋ｘの信号を対応する第２の積項線ＰＬ２１
〜ＰＬＩＫへ伝達するゲート回路６と、第２の積項線Ｐ
Ｌ、、〜ＰＬ２いこれら第２の積項線ＰＬ２．〜ＰＬ２
Ｋを接触することなく横切る複数の出力信号線ＯＬ、〜
ＯＬ、及びこれら出力信号線ＯＬ、〜ＯＬ、と第２の積
項線ＰＬ２、〜ＰＬ２にとの交差部のうちの所定の交差
部にそれぞれ設けられゲートを対応する第２の積項線（
ＰＬ２１〜ＰＬ２１Ｃのうちの１つ）と接続しソース・
ドレインの一方を対応する出力信号線（ＯＬ ｌ〜ＯＬ
、のうちの１つ）と接線し他方を接地するＮ型の複数の
トランジスタｑｚ＋〜ＱＮ２４を備えたＯＲ表面４と、
Ｐ型のトランジスタＱＰ２１〜Ｑ、２１を備え第２のプ
リチャージ信号ＰＣ２に従って出力信号線ＯＬ、〜ＯＬ
、をプリチャージするプリチャージ回路５と、出力信号
線ＯＬ、−ＯＬ、の信号を出力端子へ伝達するインバー
タＩ２１〜Ｉ２ｍとを有する構成となっていた。
、−例として第３図に示すように、入力信号ＩＮＩ〜Ｉ
Ｎ ｎとその反転信号を第１のプリチャージ信号ＰＣ
Ｉに従って伝達するゲート回路ＩＬ、〜ＩＬ２ｎ、これ
ら入力信号線ＩＬ、〜ＩＬ２゜を接触することなく横切
る複数の積項線ＰＬ、、〜ＰＬ＋ｘ及びこれら積項線Ｐ
Ｌ ＋ 、〜ＰＬ＋ｘと入力信号線ＩＬ、〜ＩＬ２．
との交差部のうちの所定の交差部にそれぞれ設けられゲ
ートを対応する入力信号線（ＩＬ’ｌ〜ＩＬ２−のうち
の１つ）と接続しソース・ドレインの一方を対応する積
項線（ＰＬ＋ｔ〜ＰＬ□のうちの１つ）と接続し他方を
接地するＮ型の複数の第１のトランジスタＱＮＩＩ〜Ｑ
Ｎ１８を備えたＡＮＤ平面ｌと、Ｐ型のトランジスタＱ
ＰＩＩ〜Ｑｐ□を備え第１のプリチャージ信号ＰＣＩに
より各積項線をプリチャジする第１のプリチャージ回路
２と、第１のプリチャージ信号ＰＣＩから成生される第
２のプリチャージ信号ＰＣ２に従って第１の積項線ＰＬ
＋１〜ＰＬ＋ｘの信号を対応する第２の積項線ＰＬ２１
〜ＰＬＩＫへ伝達するゲート回路６と、第２の積項線Ｐ
Ｌ、、〜ＰＬ２いこれら第２の積項線ＰＬ２．〜ＰＬ２
Ｋを接触することなく横切る複数の出力信号線ＯＬ、〜
ＯＬ、及びこれら出力信号線ＯＬ、〜ＯＬ、と第２の積
項線ＰＬ２、〜ＰＬ２にとの交差部のうちの所定の交差
部にそれぞれ設けられゲートを対応する第２の積項線（
ＰＬ２１〜ＰＬ２１Ｃのうちの１つ）と接続しソース・
ドレインの一方を対応する出力信号線（ＯＬ ｌ〜ＯＬ
、のうちの１つ）と接線し他方を接地するＮ型の複数の
トランジスタｑｚ＋〜ＱＮ２４を備えたＯＲ表面４と、
Ｐ型のトランジスタＱＰ２１〜Ｑ、２１を備え第２のプ
リチャージ信号ＰＣ２に従って出力信号線ＯＬ、〜ＯＬ
、をプリチャージするプリチャージ回路５と、出力信号
線ＯＬ、−ＯＬ、の信号を出力端子へ伝達するインバー
タＩ２１〜Ｉ２ｍとを有する構成となっていた。
上述した従来の同期式プログラマブルロジックアレイは
、ＡＮＤ平面１の出力信号をゲート回路６を介してＯＲ
平面４へ伝達する構成となっているので、ゲート回路６
で発生する遅延時間のためにアクセス速度が低下すると
いう欠点がある。
、ＡＮＤ平面１の出力信号をゲート回路６を介してＯＲ
平面４へ伝達する構成となっているので、ゲート回路６
で発生する遅延時間のためにアクセス速度が低下すると
いう欠点がある。
本発明の目前は、アクセス速度を上げることができる同
期式プログラマブルロジックアレイを提供することにあ
る。
期式プログラマブルロジックアレイを提供することにあ
る。
本発明の同期式プログラマブルロジックアレイは、複数
の入力信号線と、これら入力信号線を接触することなく
横切る複数の積項線と、これら積項線及び入力信号線の
交差部のうちの所定の交差部にそれぞれ設けられゲート
を対応する前記入力信号線と接続しソース・ドレインの
一方を対応する前記積項線と接続する複数の第１のトラ
ンジスタとを備えたＡＮＤ平面と、第１のプリチャージ
信号により前記各積項線をプリチャージする第１のプリ
チャージ回路と、前記各積項線をそれぞれ延長した複数
の積項線、これら延長した積項線を接触することなく横
切る複数の出力信号線、これら出力信号線と延長した積
項線との交差部のうちの所定の交差部にそれぞれ設けら
れゲートを対応する延長した積項線と接続しソース・ド
レインの一方を対応する前記出力信号線と接続する複数
の第２のトランジスタ、及びソース・ドレインの一方を
前記各第２のトランジスタのソース・ドレインの他方と
それぞれ対応して接続しゲートに第２ノフリチヤージ信
号を入力してオン・オフする複数の第３のトランジスタ
を備えたＯＲ平面とを有している。
の入力信号線と、これら入力信号線を接触することなく
横切る複数の積項線と、これら積項線及び入力信号線の
交差部のうちの所定の交差部にそれぞれ設けられゲート
を対応する前記入力信号線と接続しソース・ドレインの
一方を対応する前記積項線と接続する複数の第１のトラ
ンジスタとを備えたＡＮＤ平面と、第１のプリチャージ
信号により前記各積項線をプリチャージする第１のプリ
チャージ回路と、前記各積項線をそれぞれ延長した複数
の積項線、これら延長した積項線を接触することなく横
切る複数の出力信号線、これら出力信号線と延長した積
項線との交差部のうちの所定の交差部にそれぞれ設けら
れゲートを対応する延長した積項線と接続しソース・ド
レインの一方を対応する前記出力信号線と接続する複数
の第２のトランジスタ、及びソース・ドレインの一方を
前記各第２のトランジスタのソース・ドレインの他方と
それぞれ対応して接続しゲートに第２ノフリチヤージ信
号を入力してオン・オフする複数の第３のトランジスタ
を備えたＯＲ平面とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例が第３図に示された従来の同期式プログラマ
ブルロジックアレイと相違する点は、ＡＮＤ平面１の積
項線Ｐ Ｌ ｒ ｌ−Ｐ Ｌ ｒｔを、従来例のように
ゲート回路６を介さないで直接ＯＲ平面４まで延長した
点と、ＯＲ平面４の延長した積項線ＰＬｕ〜ＰＬＩＫ及
び出力信号線ＯＬ、〜ＯＬゆの交差部のうちの所定の交
差部に設けられた第２０トＰＣ２に従ってオン・オフす
る第３のトランジスにある。
ブルロジックアレイと相違する点は、ＡＮＤ平面１の積
項線Ｐ Ｌ ｒ ｌ−Ｐ Ｌ ｒｔを、従来例のように
ゲート回路６を介さないで直接ＯＲ平面４まで延長した
点と、ＯＲ平面４の延長した積項線ＰＬｕ〜ＰＬＩＫ及
び出力信号線ＯＬ、〜ＯＬゆの交差部のうちの所定の交
差部に設けられた第２０トＰＣ２に従ってオン・オフす
る第３のトランジスにある。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
波形図である。
波形図である。
第２図には、入力としてプリチャージ信号ＰＣＩ、入力
信号ＩＮＩを与えたときの例を示す。また、ＡＮＤ平面
ｌのＮ型のトランジスタＱＮＩ□〜Ｑ Ｎ＋ 、はオフ
とする。
信号ＩＮＩを与えたときの例を示す。また、ＡＮＤ平面
ｌのＮ型のトランジスタＱＮＩ□〜Ｑ Ｎ＋ 、はオフ
とする。
信号ＩＮＩが“０′″の時、まずクロック信号ＰＣＩが
高レベルで負荷となるＰ型のトランジスタＱ、１１〜Ｑ
、２１はオンし、積項線Ｐ Ｌ １＋ 、出力信号ＯＬ
、は高レベルにチャージされる。
高レベルで負荷となるＰ型のトランジスタＱ、１１〜Ｑ
、２１はオンし、積項線Ｐ Ｌ １＋ 、出力信号ＯＬ
、は高レベルにチャージされる。
入力信号線ＩＬ、は積項線Ｐ Ｌ ＋ １がチャージさ
れた後動作し、この場合低レベルとなり、ＡＮＤ平面ｌ
のＮ型のトランジスタＱＮＩＩはオンしないでオフのま
まである。
れた後動作し、この場合低レベルとなり、ＡＮＤ平面ｌ
のＮ型のトランジスタＱＮＩＩはオンしないでオフのま
まである。
また、ＯＲ平面４のトランジスタＱＮ２１〜ＱＮ２２は
オンするが、トランジスタＱＮ、、〜Ｑ Ｎ ３２はオ
フのままである。
オンするが、トランジスタＱＮ、、〜Ｑ Ｎ ３２はオ
フのままである。
クロック信号ＰＣＩが低レベルになると、トランジスタ
Ｑ Ｎ ｓ １〜ＱＮ３２はオンし、出力信号線ＯＬ。
Ｑ Ｎ ｓ １〜ＱＮ３２はオンし、出力信号線ＯＬ。
は低レベルとなり、出力０ＵＴ１は高レベルとなる。
第２図中、Ｔ ａ ｃ ｌは入力から出力までのアクセ
ス時間であり、Ｔ ａｃ２はプリチャージ信号ＰＣＩの
後縁からのアクセス時間である。
ス時間であり、Ｔ ａｃ２はプリチャージ信号ＰＣＩの
後縁からのアクセス時間である。
このアクセス時間Ｔ ａｃｍが、従来例ではゲート回路
６を介してＡＮＤ平面１の出力信号がＯＲ平面４に伝達
されるので長くなるが、本発明においては直結されてい
るので従来例より大幅に短かくなる。
６を介してＡＮＤ平面１の出力信号がＯＲ平面４に伝達
されるので長くなるが、本発明においては直結されてい
るので従来例より大幅に短かくなる。
目
入力信号ＩＯ１がｌ′°の時は、積項線Ｐ Ｌ ＋、は
、チャージされたあとすぐにＡＮＤ平面１のトランジス
タＱＮＩＩがオンし低レベルとなり、ＯＲ平面４のトラ
ンジスタＱＮ２１はオフとなる。
、チャージされたあとすぐにＡＮＤ平面１のトランジス
タＱＮＩＩがオンし低レベルとなり、ＯＲ平面４のトラ
ンジスタＱＮ２１はオフとなる。
クロック信号ＰＣＩが低レベルになり、ＯＲ平面４のト
ランジスタＱＮ３１はオンするが、出力信号線ＯＬ、は
プリチャージされて高レベルのままである。よって出力
信号０ＵＴ１は低レベルのままである。
ランジスタＱＮ３１はオンするが、出力信号線ＯＬ、は
プリチャージされて高レベルのままである。よって出力
信号０ＵＴ１は低レベルのままである。
但し、積項線ＰＬ、、、出力信号線ＯＬ、はクロックサ
イクル時間が大きいとリークしてレベルが下がる。
イクル時間が大きいとリークしてレベルが下がる。
以上説明したように本発明は、ＡＮＤ平面の出力信号線
（積項線）とＯＲ平面の入力信号線（積項線）とを直結
し、ＯＲ平面の第２のトランジスタと直列接続された第
３の゛トランジスタにより第２のトランジスタの動作を
制御する構成とすることにより、従来のＡＮＤ平面とＯ
Ｒ平面との間のゲート回路による遅延時間がなくなるの
で、アクセス時間を短縮することができる効果がある。
（積項線）とＯＲ平面の入力信号線（積項線）とを直結
し、ＯＲ平面の第２のトランジスタと直列接続された第
３の゛トランジスタにより第２のトランジスタの動作を
制御する構成とすることにより、従来のＡＮＤ平面とＯ
Ｒ平面との間のゲート回路による遅延時間がなくなるの
で、アクセス時間を短縮することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例の動作を説明するための各部信号の
波形図、第３図は従来の同期式プログラマブルロジック
アレイの一例を示す回路図である。 １・・・・・・ＡＮＤ平面、２・・・・・・プリチャー
ジ回路、３・・・・・・ゲート回路、４・・・・・・Ｏ
Ｒ平面、５・・・・・・プリチャージ回路、６・・・・
・・ゲート回路、１１．Ｉｌｌ〜１１□ Ｉ２１〜■２
１・・・・・インバータ、ＩＬ、〜ＩＬ２１・・・・・
入力信号線、ＯＬ１〜ＯＬ、・・・・・・出力信号線、
ＰＬ、、〜Ｐ Ｌ ＋ｘ 、 Ｐ Ｌ ２１〜ＰＬ２Ｋ
・・・・・・積項線、Ｑ Ｎ ｌ ｌ〜ＱＮ＋６１ Ｑ
Ｎ２１〜ＱＮ２４＋ ＱＮ３１〜ＱＮ３４１Ｑ Ｐ ｌ
ｌ〜Ｑｐ＋に＋ ＱＰ２１〜Ｑ、２１・・・・・トラ
ンジスタ。
図に示された実施例の動作を説明するための各部信号の
波形図、第３図は従来の同期式プログラマブルロジック
アレイの一例を示す回路図である。 １・・・・・・ＡＮＤ平面、２・・・・・・プリチャー
ジ回路、３・・・・・・ゲート回路、４・・・・・・Ｏ
Ｒ平面、５・・・・・・プリチャージ回路、６・・・・
・・ゲート回路、１１．Ｉｌｌ〜１１□ Ｉ２１〜■２
１・・・・・インバータ、ＩＬ、〜ＩＬ２１・・・・・
入力信号線、ＯＬ１〜ＯＬ、・・・・・・出力信号線、
ＰＬ、、〜Ｐ Ｌ ＋ｘ 、 Ｐ Ｌ ２１〜ＰＬ２Ｋ
・・・・・・積項線、Ｑ Ｎ ｌ ｌ〜ＱＮ＋６１ Ｑ
Ｎ２１〜ＱＮ２４＋ ＱＮ３１〜ＱＮ３４１Ｑ Ｐ ｌ
ｌ〜Ｑｐ＋に＋ ＱＰ２１〜Ｑ、２１・・・・・トラ
ンジスタ。
Claims (1)
- 複数の入力信号線と、これら入力信号線を接触すること
なく横切る複数の積項線と、これら積項線及び入力信号
線の交差部のうちの所定の交差部にそれぞれ設けられゲ
ートを対応する前記入力信号線と接続しソース・ドレイ
ンの一方を対応する前記積項線と接続する複数の第１の
トランジスタとを備えたＡＮＤ平面と、第１のプリチャ
ージ信号により前記各積項線をプリチャージする第１の
プリチャージ回路と、前記各積項線をそれぞれ延長した
複数の積項線、これら延長した積項線を接触することな
く横切る複数の出力信号線、これら出力信号線と延長し
た積項線との交差部のうちの所定の交差部にそれぞれ設
けられゲートを対応する延長した積項線と接続しソース
・ドレインの一方を対応する前記出力信号線と接続する
複数の第２のトランジスタ、及びソース・ドレインの一
方を前記各第２のトランジスタのソース・ドレインの他
方とそれぞれ対応して接続しゲートに第２のプリチャー
ジ信号を入力してオン・オフする複数の第３のトランジ
スタを備えたＯＲ平面とを有することを特徴とする同期
式プログラマブルロジックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179231A JPH0344110A (ja) | 1989-07-11 | 1989-07-11 | 同期式プログラマブルロジックアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179231A JPH0344110A (ja) | 1989-07-11 | 1989-07-11 | 同期式プログラマブルロジックアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344110A true JPH0344110A (ja) | 1991-02-26 |
Family
ID=16062236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179231A Pending JPH0344110A (ja) | 1989-07-11 | 1989-07-11 | 同期式プログラマブルロジックアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344110A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109922A (ja) * | 1987-10-23 | 1989-04-26 | Mitsubishi Electric Corp | プログラマブルロジツクアレイ |
-
1989
- 1989-07-11 JP JP1179231A patent/JPH0344110A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109922A (ja) * | 1987-10-23 | 1989-04-26 | Mitsubishi Electric Corp | プログラマブルロジツクアレイ |
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