JPH03253120A

JPH03253120A - 変化点検出回路

Info

Publication number: JPH03253120A
Application number: JP5089390A
Authority: JP
Inventors: Hidekazu Kowashi; 英一小鷲
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-03-02
Filing date: 1990-03-02
Publication date: 1991-11-12
Anticipated expiration: 2013-12-09
Also published as: JP2833112B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はＭＨ，ＭＲおよびＭＭＲ符号化方式の符号化に
おける変化点の検出回路に関する。

［従来の技術］近年、社会の高度情報化にともない、情報をより速く、
より大量に伝送する必要性がたかまってきている。この
ような中で、二値画像を伝送するファクシミリの分野に
おいては、画像を効率的に伝送するために、画像を圧縮
・符号化したり、逆に符号を伸張・復号化したりする方
式としてＭＨ，ＭＲおよびＭＭＲ符号化方式が国際標準
に定められている。

これらの符号化方式を用いて画像を符号化したり、復号
化したりする際には、各走査線上の画像の色が白から黒
、もしくは黒から白に変化する点（変化点）の位置を知
ることが必要となる。この目的で従来、第４図に示す変
化点検出回路が用いられている。

この変化点検出回路は、入力データをラッチする入力レ
ジスタ３０１、入力レジスタ３０１のデータ中の隣接す
るビットの排他的論理和をとるＸＯＲ論理３０２、ＸＯ
Ｒ論理３０２（７）出力（７）ＬＳＢ側から指定された
ビット幅のビットをＯにマスクするマスク論理３０３、
マスク論理３０３の出力を記憶保持するラッチ３０４、
ラッチ３０４の出力中、ＬＳＢ側で最初の１のビット位
置を出力するプライオリティ論理回路３０５、それにプ
ライオリティ論理回路３０５の出力を累算するシフト数
累算器３０６から構成されている。

次に、この変化点検出回路の動作を説明する。

変化点検出を行なう対象となる入力データの例を第２図
に示す。第２図において、Ｏは白（Ｗ）、１は黒（Ｂ）
を表す。また、Ｗ６とは白が６ビツト続いている様子、
Ｂ４とは黒が４ビツト続いているル様子をそれぞれ表す
。この入力データ中の変化点を従来の変化点検出回路に
よって検出する様子を表１に示す。

ここで、シフト数累算器３０６が１回の累算を行なうの
に要する時間を１サイクルと呼ぶ。シフト数累算器３０
６は処理に先立って０にリセットされる。サイクル１に
おいて、入力レジスタ３０１は最初のデータをラッチす
る。入力レジスタ３０１の値はＸＯＲ論理３０２によっ
て排他的論理和をとられ、マスク論理３０３によってシ
フト数累算器３０６の示すシフト数だけマスクされた後
、ラッチ３０４に記憶される。プライオリティ論理回路
３０５はラッチ３０４の出力中で１が立っているビット
位置をＬＳＢ側から検索し、６ビツト目にある１を検出
して変化点位置６を出力する。これを受けてシフト数累
算器３０６は累算値に６を加算し、６ビツト目の変化点
を出力するとともに、マスク論理３０３のマスク・ビッ
ト数を６とする。次に、プライオリティ論理回路３０５
は変化点位置１０を検出して出力する。以下同様の処理
を行なう。

ところで、最近は入力データ中の任意のビット境界内の
データを処理する必要性がたかまっている。これをビッ
ト・バウンダリ処理と呼ぶ。これに対して、従来の複数
ビット（ワード）単位の処理をワード・バウンダリ処理
と呼ぶ。ビット・バウンダリ処理とは、入力データを画
像として考えた場合、処理を行なう画素の境界を従来の
ようにある特定の複数画素単位ではなく、１画素単位で
設定することができる処理のことをいう。ビット・バウ
ンダリ処理を用いれば、ワード・バウンダリ処理に比べ
て、よりきめ細かい処理を行なうことができる。

従来例の変化点検出回路において、ビット・バウンダリ
処理を行なうためには、変化点検出を行なった結果に対
して第５図に示すような後処理を行なう必要がある。第
５図において、ビット・バウンダリ処理を行なうビット
数をｂｔとする。まず、変化点位置がｂｔよりも小さい
時はその変化点を発揮して次の変化点を検索する（ステ
ップ４０１．４０２）。変化点がｂｔ組以上あったら、
その変化点からｂｔを減算する（ステップ４０３）。次
に、ｂｔ組以上最初の変化点の色が黒ならば白の変化点
○を出力する（ステップ４０４〜４０６）。最後に求め
られた変化点を出力する（ステップ４０７）。たとえば
入力データの７ビツト目を開始位置（ｂｔ）として、第
２図に示した入力データの変化点検出を行なう場合、６
ビツト目の変化点は無視し、次の変化点は黒だから白Ｏ
を出力し、それ以降の変化点については７を減算するこ
とにより、変化点位置の補正を行なう。

［発明が解決しようとする課題］しかしながら、従来の方式ではビット・バウンダリ処理
において減算処理が必要となる。この処理をソフトウェ
アで行なうと処理時間が長くかかる。一方、この処理を
ハードウェアで行なうと減算器が必要になる。また、こ
の時、減算のためにワード・バウンダリ処理の場合の２
倍の処理時間がかかる。このように、従来の方式でビッ
ト・バウンダリ処理を行なう回路規模と処理時間の面で
問題がある。

従来、符号の伝送や符号化、復号化の他の部分にかかる
時間が、変化点検出にかかる時間に比へて長かった時は
、変化点検出に時間がかかることはあまり問題にならな
かった。しかし、伝送、符号化、および復号化にかかる
時間が技術の進歩によって高速化し、また、走査の高解
像化によって取り扱う画像のデータ量が増加してくると
、ビット・バウンダリ処理の変化点検出に時間がかかる
ことは問題になってきた。

本発明の目的は、ビット・バウンダリ処理における変化
点検出をワード・バウンダリ処理による場合と同様に高
速に行なえ、かつ回路構成が簡単な変化点検出回路を提
供することである。

〔課題を解決するための手段〕

本発明の変化点検出回路は、入力データを保持する入力レジスタと、入力レジスタに
保持されている入力データを所定のビット数シフトする
バレル・シフタと、バレル・シフタの出力をラッチする
ラッチと、Ｏまたは１を保持する色レジスタと、ラッチにラッチされているデータと色レジスタの値を入
力してＬＳＢ側で最初に値が変化するビット位置をプロ
グラマブル・ロジック・アレイによって検出するプライ
オリティ論理回路と、任意の値に初期設定でき、前記プ
ライオリティ論理回路の出力を累算し、変化点が検出さ
れると前記バレル・シフタに対してシフトするビット数
を与えるとともに色レジスタの値を反転するシフト数累
算器を有している。

〔作　用〕

入力データ中の任意のビット位置からの複数ビット・デ
ータを取り出すバレル・シフタと、変化点検出に先立っ
て、あらかじめ所望の値に初期設定できるシフト数累算
器を有することにより、ビット・バウンダリ処理におけ
る変化点検出をワード・バウンダリ処理における変化点
検出と同様に高速に行なうことができ、しかも減算器を
必要としないため回路規模を小さくすることができる。

【実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例の変化点検出回路のブロ
ック図、第２図は本実施例において変化点検出対象の入
力データを示す図である。

本実施例の変化点検出回路は、入力データを保持する１
ワード長の入力レジスタ１０１８１０１ｂと、入力レジ
スタ１０１ａ、１０１ｂにそれぞれ保持されているデー
タを所定のビット数シフトするバレル・シフタ１０２ａ
、１０２ｂと、バレルシフタ１０２ａと１０２ｂのデー
タをビット毎に論理和をとり、１ワードにまとめるオア
回路１０３と、論理和回路１０３の出力をラッチするラ
ッチ１０４と、変化点検出の処理前に白、すなわちＯに
リセットされている色レジスタ１０５と、ラッチ１０４
と色レジスタ１０５の値を入力してＬＢ側で最初に色が
異なる点のビット位置をＰＬＡ　（プログラマブル−ロ
ジック・アレイ）によって検出するプライオリティ論理
回路１０６と、プライオリティ論理回路１０６で検出さ
れたビット位置を累算し、変化点があればバレル・シフ
タ１０２ａ、１０２ｂに対してシフトするビット数を与
えるとともに色レジスタ１０５の内容を反転するシフト
数累算器１０７で構成されている。

表２はバレル・シフタ１０２ａ、１０２ｂと論理和回路
１０３の出力の関係を示す。表２中未記入の所はＯであ
る。表３中「×」はｄｏｎ’ｔ　ｃａｒｅである。

表３表４は第２図の入力データを本実施例の変化点検出回路
で処理したときの様子を示している。ここでは、ビット
・バウンダリ処理を行なうビット数を７とする。

入力シフト数累算器１０７はあらかじめ、ビット・バウ
ンダリ処理を行なうビット数７に初期設定されている。

また、色レジスタ１０５は白、すなわちＯにリセットさ
れている。サイクル１では入力レジスタ１０１ａに最初
の１ワードの信号ｒ　ｌ１００ＯＯＯＯＪがラッチされ
、バレル・シフタ１０２ａにセットされる。サイクル２
では入力レジスタ１０２ｂに次の１ワードの信号ｒ　０
ＯＩ１００ＩＩＪがラッチされ、バレル・シフタ１０２
ｂにセットされるとともに、バレル・シフタ１０２ａの
データｒ　ｌ１００ＯＯＯＯＪがシフト数累算器１０７
の示す値である７ビツトシフトされてｒ　００００００
０１Ｊとなる。そして論理和回路１０３によってバレル
・シフタ１０２ａ、１０２ｂのデータが１ワードにまと
められラッチ１０４にｒ　０Ｉ１００ＩＩＩＪがラッチ
される。このデータはＬＳＢが１なので、プライオリテ
ィ論理回路１０６はＯを出力し、色レジスタ１０５は１
に書き代えられ、シフト数累算器１０７の値は７のまま
である。サイクル３ではバレル・シフタｌ○２ａ１０２
ｂはシフトされず、プライオリティ論理回路１０６の出
力は３となり、シフト数累算器１０７の値は３が加算さ
れて１０となる。サイクル４ではバレル・シフタｌ○２
ａ、１０２ｂが２ビツトシフトされて、ラッチ１０４の
データはｒ　０ＯＯＯＩ１００Ｊとなる。そして２ビツ
ト目に１になるのでプライオリティ論理回路１０６の出
力は２になるとともに色レジスタ１０５が再びＯに書き
代えられ、シフト数累算器の値は２が加算されて１２と
なる。以下同様にして変化点検出が行なわれる。

第３図は本発明の第２の実施例の変化点検出回路のブロ
ック図である。

本実施例は、第１の実施例のバレル・シフタ１０２ａ、
１０２ｂと論理和回路１０３をマルチプレクサ２０２ａ
、２０２ｂと、２ワードから１ワードを取り出ずバレル
・シフタ２０３で構成した例である。動作は第１の実施
例と同様である。

［発明の効果］以上説明したように本発明は、バレル・シックとあらか
じめ所望の値に初期設定できるシフト数累算器を有する
ことにより、シフト数累算器に対する簡単な初期設定の
みでビット・バウンダリ処理における変化点検出をワー
ド・バウンダリ処理による場合と同様に高速に行なうこ
とができ、しかも、減算器を必要としないため、回路構
成が簡単になるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の変化点検出回路のブロ
ック図、第２図は変化点検出の対象となる入力データの
例を示す図、第３図は本発明の第２の実施例の変化点検
出回路の実施例のブロック図、第４図は従来例の変化点
検出回路のブロック図、第５図は第４図の従来例を用い
てビット・バウンダリ処理を行なう際に必要となる後処
理を示す図である。１０１ａ、　１０１ｂ・・・・・・入力レジスタ、１０
２ａ　１０２ｂ・・・・・・バレル・シフタ、１０３・
・・・・・・・・・・・・・・論理和回路、１０４・・
・・・・・・・・・・・・・ラッチ、・・・・・・・・
・・・・・・・色レジスタ、・・・・・・・・・・・・
・・・プライオリティ論理回路、・・・・・・・・・・
・・・・・シフト数累算器、２０２ｂ・・・・・・マル
チプレクサ、・・・・・・・・・・・・・・・バレル・
シフタ。

Claims

【特許請求の範囲】１、入力データ中のビットが０から１へ、１から０へ変
化する変化点のビット位置を検出する変化点検出回路で
あって、入力データを保持する入力レジスタと、入力レジスタに保持されている入力データを所定のビッ
ト数シフトするバレル・シフタと、バレル・シフタの出
力をラッチするラッチと、０または１を保持する色レジ
スタと、ラッチにラッチされているデータと色レジスタの値を入
力してＬＳＢ側で最初に値が変化するビット位置をプロ
グラマブル・ロジック・アレイによって検出するプライ
オリティ論理回路と、任意の値に初期設定でき、前記プ
ライオリティ論理回路の出力を累算し、変化点が検出さ
れると前記バレル・シフタに対してシフトするビット数
を与えるとともに色レジスタの値を反転するシフト数累
算器とを有する変化点検出回路。