JPS613262A - 中間記憶システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ｎ個（ｎ＞１）の直列−並列−直列ディジタ
ルユニットを具え、各ユニットはに個（ｋ＞１）の素子
を含み、各ユニットにおいてはそのに個の素子のうちの
ｒ個（１≦ｒ≦ｋ）が不良であり、且つ各ディジタルユ
ニットは更に各チャンネルがディジクルピットのデータ
ストリームを直列転送する少くともｐ個（ｐ＞１）のチ
ャンネルを含むバスに接続される直列入力端子及び直列
出力端子を具えている少くとも１つの記憶機能を持つ直
列−並列−直列ディジタルシステムに関するものである
。

斯る直列−並列−直列ディジタルシステムは、ｒｌ、Ｂ
、Ｍ、Ｔ、Ｄ、Ｂ　Ｊ　Ｖｏｌ、２２．Ｎｏ、１．１９
７９年６月。

ＰＰ、　１３８〜１３９に発表されているエフ・ジエー
・アイケルマン　ジュニアの論文”　Ｍｕｌｔｉｐｌｅ
ｘｅｄｐａｒｔｉａｌ−ｇｏｏｄ　ｃｈｉｐ　ｓｃｈｅ
ｍｅ　ｅｍｙｐｌｏｙｉｎｇ　ｄｅｆｅｃｔｉｖｅｌｏ
ｏｐｓ　ａｓ　５ｅｌｅｃｔｏｒｓ　ｆｏｒ　ａｌｌ−
ｇｏｏｄ　ｃｈｉｐｓ　″により既知である。これに開
示されている直列−並列−直列ディジタルシステムは直
列−並列−直列シフトレジスタシステムであり、各メモ
リユニットは少くとも１個の不良メモリ素子を含んでい
る。

従って、情報を前記不良メモリ素子に信顧可能に記憶す
ることは不可能である。しかし、信顧できる情報記憶を
可能にするために、このシステムは不良でないメモリ素
子のみを含む追加のメモリユニットを含んでいる。そし
て斯る不良メモリ素子がアドレスされたとき、当該アド
レスは追加のメモリユニットに対するアドレスに変換さ
れて情報を追加のメモリユニットから又はへと読出す又
は書込むようにしている。

しかし、所定の環境又は所定の用途においてはシステム
の全容量が必要とされるとは限らない。

これは例えば全チャンネルが使用されない場合（例えば
ディジクルプレビジョンでは８個のバスチャンネルのう
ちの７個のみが使用される）である。更に、バスの所定
のチャンネルを経て転送されるワードのみに演算を行な
う必要があるだけのこともあり、また情報の供給にはシ
ステムの容量の一部を必要とするだけであることもある
。更に、例えば多ビツトワードを使用するときは不良素
子により信頼不能がその最下位ビットに生じ、当該ワー
ドの以後の処理に悪影響を及ぼさないこともある。この
タイプの環境及び用途に対しては１個、時には２個以上
の不良素子を含み全素子が良好なディジタルユニットよ
りも安価なディジタルユニットのみを使用するのが好適
である。

本発明の目的は、１個以上の不良素子を含むユニットを
使用し、システムの出力端子におけるデータストリーム
は不良素子の存在により軽微な影響を受けるだけとし、
不良素子により信頼不能となるデータストリームの部分
はバス上の精確に定めた位置に位置させるようにした直
列−並列−直列ディジタルシステムを提供することにあ
る。

この目的を達成するために、本発明直列−並列−直列デ
ィジタルシステムにおいては、各ディジタルユニットは
少くとも（ｐ−ｒ）個（１≦ｐ−ｒ＜ｋ）個の不良でな
い素子を具え、各ディジタルユニットの直列入力端子は
前記バスのｐ個のチャンネルの各々に接続されるｐ個の
並列接続点を具える各別のデータトラフィック制御シス
テムの各別の直列接続点に接続し、このデータトラフィ
ック制御システムは前記バスからのデータストリームを
、所定期間内に各チャンネルから複数ビットを順次フェ
ッチして再分配すると共に関連するディジタルユニット
と共働して（ｐ−ｒ）個の異なるチャンネルからのビッ
トを＜ｐ−ｒ＞個の不良でない素子に導くよう構成して
あり、各ディジタルユニットの直列出力端子は、前記直
列出力端子のビットを前記ノ＼ス上のビットのパターン
に略々対応するパターンに再配列して前記直列出力端子
のデータストリームを再分配するようにも構成された前
記各別のデータトラフインク制御システムの各別の直列
接続点に接続してあることを特徴とする。

このようにデータトラフィック制御システムにより行な
われるバスからのデータストリームの再分配により、ｒ
個のチャンネルを経て転送される種々のビットは種々の
ディジタルユニットに分布しているｒ個の不良素子に導
かれ、他の（ｐ−ｒ）個のチャンネルを経て転送される
ビットは各ディジタルユニットの（ｐ−ｒ）個の不良で
ない素子に導かれることになる。データトラフィック制
御システムは、更に、ディジタルユニットの直列出力端
子のデータストリームを再編成して不良素子に導かれた
ビットが常に同じチャンネルに供給されるようにする。

従って、本発明システムはハス内のチャンネル位置が精
密にわかっているｐ−ｒ個のチャンネルに対して信頼可
能に使用することができる。

本発明直列−並列−直列ディジタルシステムの好適例に
おいては、各データトラフィック制御システムは第１及
び第２のデータトラフィック制御サブシステムを具え、
各サブシステムはそれぞれ１個の直列接続点とｐ個の並
列接続点を具え、第１のデータトラフィック制御サブシ
ステムの直列接続点を関連するディジタルユニットの直
列入力端子に接続し、第２のデータトラフィック制御サ
ブシステムの直列接続点を関連するディジタルユニット
の直列出力端子に接続してあることを特徴とする。第１
及び第２のデータニドラフインク制御サブシステムを使
用すると、ディジタルユニットの直列入力端子及び直列
出力端子におけるデータトラフィックがバスのアクセス
と無関係になるためシステムのデータビットの流れを最
適にすることができる。

本発明直列−並列−直列ディジタルシステムの他の好適
例においては、第１及び第２のデータトラフィックサブ
システムはそれぞれ第１及び第２スイッチングシステム
を具え、各スイッチングシステムは順次に駆動されてｐ
個の並列接続点の各々と１個の直列接続点との間の接続
を順次設定するｐ個のスイッチング位置を具え、ｎ個の
ディジタルユニットは第１スイッチングシステムの順次
のスイッチング位置に対して、不良素子がｒ個の同じチ
ャンネルからのビットを受信するよう位置させてあるこ
とを特徴とする。このシステムでは不良素子が、これら
にデータビットが供給される順序に対して種々の位置に
あってもよい。しかし、ディジクルユニットはそれらの
各別のスイッチングシステムのスイッチング位置に従っ
てシステム内に含めることが重要である。

本発明直列−並列−直列ディジタルシステムの更に他の
好適例においては、各ディジタルユニソ１−の直列入力
端子に供給されるデータストリームは当該ユニットの種
々の素子に規定の順序で分配することができ、各ディジ
タルユニット内の（ｐ−ｒ）個の不良でない素子は前記
順序に対して同一の位置に位置しており、第１及び第２
のデータトラフィック制御サブシステムは順次に駆動さ
れてｐ個め並列接続点の各々と１個の入力接続点との間
の接続を順次設定するｐ個のスイッチング位置をそれぞ
れ具える第１及び第２のスイッチングシステムを具え、
且つ各ディジタルユニットと直列に、前記第１及び第２
スイッチングシステム間においてデータストリームを少
くとも前記所定の期間だけ遅延する少くとも１個の遅延
素子を接続してあることを特徴とする。しかし本例では
不良素子が、これらにデータビットが供給される順序に
対して常に同じ位置に位置する必要がある。しかし、こ
の場合にはスイッチングシスチームの位置との対応に関
する要件を満足させる必要はない。

図面につき本発明を説明する。

第１図は本発明直列−並列−直列ディジタルシステムの
第１の実施例を示す。この第１実施例ではディジタルシ
ステムとしてシフトレジスタメモリシステムを選択して
ある。このシフトレジスタメモリシステムは第１バス１
と第２バス２２との間に接続してあり、各バスはｎ個の
チャンネルを具える。第１及び第２バスは本質的に同一
のものであるが、ここでは明瞭のために区別してある。

本例はｎ＝４個のチャネルを具え、これらをＡ；　Ｂ。

Ｃ及びＤで示してある。データビットは各チャネルを経
て直列に転送される。４個のスイッチングシステム２，
３．４及び５並びに１８．１９．２０及び２１はそれぞ
れ第１バス１及び第２バス２２に接続される。これらス
イッチングシステムは例えばＴ、Ｉ。

７４ＬＳ１５３（Ｔ、　１．　＝テキサスインスツルメ
ンツ）型集積回路により構成する。各スイッチングシス
テムは４個のスイッチング位置（Ａ、Ｂ、Ｃ，Ｄ）を有
し、各位置においてそれぞれのチャンネルへの接続が設
定される。

このシフトレジスタメモリシステムは更にｎ個のディジ
タルメモリユニット（１０，１１，１２及び１３）を具
え、これらは直列−並列−直列メモリユニットである。

メモリユニット１０は遅延素子６（例えハＴ、　１．７
４Ｌｓ１６４　）を経てスイッチングシステム２に接続
された入力端子と、遅延素子１４を経てシイッチジグシ
ステム１８に接続された出力端子を有する。このスイッ
チングシステムと遅延素子は相まってデータトラフィッ
ク制御サブシステムを構成する。同様に、メモリユニッ
ト１１．１２及び１３もそれぞれの遅延素子７，８．９
及び１５．１６．１７を経てそれぞれのスイッチングシ
ステムにそれぞれ接続される。

各メモリユニットはｋ　（ｋ＞１）個のメモリ素子（１
，ｎ、　ＩＩＩ、　ＩＶ）を具え、本例ではｋは４に等
しい。各メモリユニットは更にデマルチプレクサ（Ｄ）
とマルチプレクサ（旧を具える。デマルチプレクサ（Ｄ
）は入力直列データストリームを種々のメモリ素子に並
列に分配し、マルチプレクサ（Ｍ）は種々のメモリ素子
の出力のデータビットを合成してデータワードを構成し
、これをメモリユニットの直列出力端子に直列に出力す
るものである。

同一のメモリユニットの種々のメモリ素子へのデータス
トリームの分配はメモリシステムの全てのメモリユニッ
トにおいて同一であるものとする。

しかし、本発明はこれに限定されるものではない。

複数のメモリ素子を含むメモリユニットにおいては１個
以上のメモリ素子が製造上の欠陥のために不良になって
関連する仕様を満足しないことがしばしば起る。しかし
、これはメモリユニット全体が使用不能になることを必
ずしも意味しない。

不良メモリ素子は既知の試験及び測定法により決定する
ことができる。

第１図に示す実施例においては各メモリユニット１０．
１１．１２及び１３においてメモリ素子■が不良である
ことが決定されているものとする。これらメモリ素子■
は使用できるが、これらメモリ素子■を経てメモリユニ
ットの直列出力端子に得られるデータビットの情報は信
輔不能になる。第１図に示すシフトレジスタメモリシス
テムにおいてはスイッチングシステムと遅延素子の動作
により第２データバス２２に供給される信号は信願不能
情報が１つのチャンネル（本例ではチャンネルＢ）にの
み供給され、信顧できる情報が他の全てのチャンネルに
供給される。

スイッチングシステム２，３．４及び５は制御システム
（図示せず）により制御され、１つのチャンネルのデー
タストリームから２ビツトを通すと次の位置に切換えら
れる。スイッチングシステムは４個のスイッチング位置
を有するため、１回転後にその出力端子に８ビツトワー
ドを出力することになる。この８ビツトワードは各チャ
ンネルからの２ビツトを含むものとなる。種々のワード
の種々のビットをａｉ＋ｔｌｉ＋ｃｊ＋ｄｉ　（１＜　
＋　、＜　８　）で表わし、これら記号のａ、ｂ、ｃ、
ｄはその出所　　　−チャンネルを示し、脚杆ｉはその
ビットがスイッチングシステムの出力端子に出力される
時間順序を示す。

更に、スイッチングシステ、Ａ２，３．４及び５は第１
図に示す出発位置を有するものとする。この出発位置で
はスイッチングシステム２はチャンネルＡからのビット
ａｌ及びａ２を遅延素子６に通し、スイッチングシステ
ム３はチャンネルＢからのビットｂ＋及びｂ２を遅延素
子７に通す。同じことがスイッチングシステム４及び５
に言え、・これらは出発位置においてピッ）ｃ＋及びｃ
２とビットｄＩ及びｄ２を遅延素子８及び９にそれぞれ
通す（後記の表参照）。次に、スイッチングシステム２
，３．４及び５は次の位置にスイッチされる。従って、
このときスイッチングシステム２はチャンネルＢからの
ビットｂｉ及びｂ４を遅延素子６に通し、スイッチング
素子３，４及び５はそれぞれビットＣユ＋Ｃ４；ｄ３゜
ｄ４及びａｆｆ＋８４を関・連する遅延素子７，８及び
９に通す。一時に１チヤンネルからの２ビツトをそれぞ
れの遅延素子に通し、次いでスイッチング素子を次の位
置ヘスイッチするこの処理がスイッチングシスムチの種
々のスイッチング位置に対し続けられる。

スイッチングシステム２．３．４及び５のスイッチがそ
れらの出発位置に再び到達するとき、これらスイッチは
１回転したことなり、各チャンネルから８ビツトが取り
出さ、れたことになる。しかし、このスイッチング動作
のために種々のチャンネルの種々のビットが４個のメモ
リユニットに分配されることになる。後記の表の第１欄
はそれぞれの遅延素子の入力端子に供給されるデータワ
ードを示す。

各チャンネルからの各ビットは各スイッチングシステム
を通過すると同時に各遅延素子に供給される。これらビ
ットは各スイッチングシステムの素子は次の遅延時間を
有するものとする。

遅延素子６：０ＸＴｂ 遅延素子７：２ＸＴｂ 遅延素子８：４ｘＴｂ 遅延素子９：６ＸＴｌ。

後記の表の第２欄はそれぞれの遅延素子により出力され
るデータワードを示す。この表の第１及び第２欄は瞬時
状態を表わしており、これは例えば遅延素子７の出力端
子にビットａＩ７が出力される瞬時と略々同一の瞬時に
スイッチングシステム３の出力端子にビットｂ１が出力
されることを意味する。アクセント記号は当該ビットが
その前のワ−ドから取り出されたものであることを示す
。

遅延素子６は０×Ｔ、の遅延時間を有し、これはビット
が直接メモリユニット１０ニ供給されるのと同じである
。実際の例では斯かる遅延素子６は省略することができ
る。遅延素子７は２×Ｔ、の遅延時間を有する。従って
、遅延素子７の出力端子のデータストリームはその入力
データストリームに対し２ビツト遅延したものとなる。

これがため、例えばスイッチングシステム３の出力端子
にビットｂ＋が出力されるときはビットａｌ、が遅延素
子７の出力端子に出力される。遅延素子８及び９は後記
の表の第１及び第２欄に示すようにデータストリームを
それぞれ４ビツト及び８ビツトだけ遅延させる。これら
遅延素子６，７．８及び９の作用はメモリュニソ）１０
．１１．１２及び１３の入力端子のデータストリームが
表の第２欄から明らかなように時間的に規則正しいパタ
ーンを呈するようにすることにある。

表の第２欄に示すデータワードは次いでそれぞれのメモ
リュニソ）１０．１１．１２及び１３に供給される。デ
マルチプレクサの制御の下でメモリユニット１０におい
てはビットａ１及びａがメモリ素子Ｉに、ビットｂ３及
びｂ４がメモリ素子■、ピッ）ｃ５及びｃ６がメモリ素
子■に、ビットｄ７及びｄ８がメモリ素子■にそれぞれ
供給される。メモリユニット１１．１２及び１３のメモ
リ素子にもデータストリームが同様に供給される。種々
のメモリユニットのデマルチプレクサはメモリ素子の所
定の番号と同期して動作するものとする。

遅延素子６．７．８及び９及び種々のメモリユニットの
デマルチプレクサの動作により第１パス１のチャンネル
Ｂからのデータストリームの種々のビットはいつでも／
モリ素子■に供給される。□前述したように、各メモリ
ユニ・Ｚトのメモリ素子■は不良である。このことは種
々のメモリユニ・７トの出力データストリームにおいて
ビットｂ８の位置毎に信頼不能な情報が表われることを
意味する。このことを表の第３欄に示すデータワードに
おいしダッシュ記号（−）により示してある。これがた
め、この第３欄から、不良メモリ素子■のためにチャン
ネルＢからのデータストリームはだいなしになって最早
信頼できる情報にならないこと明らかである。しかし、
チャンネルＢからのデータストリームのみが信頼不能に
なるだけで、他の全てのチャンネルからのデータストリ
ームは信頼できる情報になる。本例の場合、即ち第１図
に示すシステムの接続ではチャンネルＢを経て転送され
るデータストリームのみが信頼不能にな為だけである。

種々のビットを第２データバス２２の適切なチャンネル
に導くためにはメモリユニットの出力端子に供給される
データストリームを再編成する必要がある。これは遅延
素子１４．１５．１６及び１７とスイッチングシステム
１Ｂ、　１９．２０及び２１により達成される。遅延素
子１４．１５．１６及び１７とスイッチングシステム１
８．１９．２０及び２１はそれぞれ相まって格別のデー
タトラフィック制御システムを構成する。

本例では、これら遅延素子は次の゛遅延時間を有する。

遅延素子１４：８ｘ’ｒ’ｂ 遅延素子１５：６ＸＴｂ 遅延素子１６：４ＸＴｂ 遅延素子１７：０ＸＴｂ ここで、Ｔ、はビット周期を表わす。後記の表の第４欄
はこれら遅延素子１４．１５．１６及び１７の出力端子
に出力されるデータストリームを示す。

スイッチングシステム１８．１’ｌ、　２０及び２１は
前述のスイッチングシステム２，３．４及び５と同一に
、同一の回転速度で動作する。これらスイッチングシス
テム１Ｂ、　１９．２０及び２１は遅延素子１４．１５
゜１６及び１７の出力端子に出力されるビットを適切な
チャンネルに、即ちそれらが出たチャンネルに再び供給
する。データストリームが第１図のシステムを通ると、
メモリユニット妃より生ずる内部遅延に加えて、遅延素
子の影響により（データバスｌ上の）入力データストリ
ームに対し８ビツトの遅延が（データバス２ｉ上の）出
力データストリームに導入される。このことも後記の表
から明らかである。

第２図は本発明直列−並列一直列ディジタルシステムの
第２の実施例を示す。本例ディジタルシステムも直列−
並列−直列シフトレジスタメモリシステムである。第１
図に示す部分に対応する部分は対応する符号で示してあ
る。しかし、本例システムでは不良素子がミモリュニソ
ト内のデマルチプレクサの回転に対して常に同一の位置
に位置するものではない。デマルチプレクサの回転は全
てのメモリユニットにおいて同一であるものとする。１
個の不良素子を含むこれらメモリユニットを適切に選択
することにより、本例では第１図に示すような遅延素子
を不要にしてデータトラフィック制御システムはスイッ
チングシステムを含むだけとしてある。第２図に示す実
施例では不良メモリ素子は次の位置に位置する。

メモリユニット１０：メモリ素子Ｉ メモリユニット１工：メモリ素子■ メモリユニット１２：メモリ素子■ メモリユニット１３：メモリ素子■ スイッチングシステム２，３．４及び５の出力端子に出
力されるデータストリームを図中に示してある。メモリ
ユニット１０のデマルチプレクサＤの制御の下で、スイ
ッチングシステム２の出力端子に出力されたビットａｌ
＋ａｚが不良メモリ素子Ｉに供給される。従って、メモ
リユニット１０のメモリ素子Ｉから出力されるこれらビ
ットは信頼不能情報になる。しかし、他のメモリ素子は
不良でないためビットｔｌｚ＋ｌ］ａ、Ｃｓ＋Ｃ６＋ｄ
７＋ｄ＋＋は信軌できる情報になる。ビットａ７及びａ
８がメモリユニット１１の不良メモリ素子■に供給され
る。従って、メモリユニット１１の出力端子にはビット
ａ、及びａ。の位置に信頼不能情報が現われる。同様に
メモリユニット１２及び１３においてはそれぞれビン）
ａｓ＋８６及びａｌ＋８４が不良メモリ素子■及び■に
供給される。

これがため、第２データバス２２のチャンネルＡのデー
タストリームは信顧不能な情報を含み、他のチャンネル
には信頼できる情報が存在することになる。第２図に示
すシステムを通るデータストリームはメモリユニットに
より導入される内部遅延を除いて何の遅延も生じない。

本発明は第１図又は第２図に示すような直列−並列−直
列シフトレジスタメモリシステムに限定れるものではな
い。本発明は任意の直列−並列−直列ディジタルシステ
ムに使用することができ、ディジクルユニットとしては
マイクロプロセッサ、ＡＬＵ並びに他の任意の直列−並
列−直列ディジタルユニットを等しく使用することがで
きる。゛ディジクルユニットの種々の素子は関連するデ
マルチプレクサにより必ずしも同一の順序で駆動する必
要はないことは既に述べた。各ユニットにおけるこの順
序は、良好な素子及び不良素子を経る経路指定が各ユニ
トのデマルチプレクサとそれぞれのデータトラフィック
制御システムの動作により行われるために原則として互
に相違させることができる。

ＣＣＯ＜電荷結合デバイス）やバブルメモリは直列−並
列−直列ディジタルユニットであり、これらにおいては
不良素子が規則正しく生ずる。これがため、本発明の使
用はこのようなメモリ対して魅力的な解決を与える。

【図面の簡単な説明】 第１図は本発明直列−並列−直列ディジタルシステムの
第１の実施例を示す図、 第２図は本発明直列−並列−直列ディジタルシステムの
第２の実施例を示す図である。 １・・・第１データバス　２２−！第２データバスＡ〜
Ｄ・・・チャンネル ２〜５，１８〜２１・・・スイッチングシステム６〜９
，１４〜１７・・・遅延素子 １０〜１３・・・ディジタルメモリユニットＤ・・・デ
マルチプレクサ Ｍ・・・マルチプレクサ １〜■・・・メモリ素子

Claims (1)

1. 【特許請求の範囲】 １、ｎ個（ｎ＞１）の直列−並列−直列ディジタルユニ
   ットを具え、各ユニットはｋ個（ｋ＞１）の並列接続さ
   れた素子を具え、各ユニットにおいてはそのｋ個の素子
   のうちのｒ個（１≦ｒ≦ｋ）の素子が不良であり、且つ
   各ディジタルユニットは各チャンネルがデータストリー
   ムをビット直列転送する少くともｐ個（ｐ＞１、ｐ＞ｒ
   ）のチャンネルを含むデータバスに接続される直列入力
   端子及び直列出力端子を具えている少くとも１つの記憶
   機能を持つ直列−並列−直列ディジタルシステムにおい
   て、各ディジタルユニットは少くとも（ｐ−ｒ）個（１
   ≦ｐ−ｒ＜ｋ）個の不良でない素子を具え、各ディジタ
   ルユニットの直列入力端子は前記バスのｐ個のチャンネ
   ルの各々と接続されるｐ個の並列接続点を具える各別の
   データトラフィック制御システムの各別の直列接続点に
   接続し、このデータトラフィック制御システムは前記バ
   スからのデータストリームを、所定期間内に各チャンネ
   ルから複数ビットを順次フェッチして再分配すると共に
   関連するディジタルユニットと共働して（ｐ−ｒ）個の
   異なるチャンネルからのビットを（ｐ−ｒ）個の不良で
   ない素子に導くように構成してあり、且つ各ディジタル
   ユニットの直列出力端子は前記直列出力端子のビットを
   前記バス上のビットのパターンに対応するパターンに再
   配列して前記直列出力端子のデータストリームを再分配
   するようにも構成してある前記各別のデータトラフィッ
   ク制御システムの各別の直列接続点に接続してあり、（
   ｐ−ｒ）個の同じチャンネルがシステムの全ての直列−
   並列−直列ディジタルユニットのために選択されるよう
   にしたことを特徴とする直列−並列−直列ディジタルシ
   ステム。 ２、特許請求の範囲第１項記載のディジタルシステムに
   おいて、各データトラフィック制御システムは第１及び
   第２のデータトラフィック制御サブシステムを具え、各
   サブシステムはそれぞれ１個の直列接続点とｐ個の並列
   接続点を具え、第１のデータトラフィック制御サブシス
   テムの直列接続点を関連するディジタルユニットの直列
   入力端子に接続し、第２のデータトラフィック制御サブ
   システムの直列接続点を関連するディジタルユニットの
   直列出力端子に接続してあることを特徴とする直列−並
   列−直列ディジタルシステム。 ３、特許請求の範囲第２項記載のディジタルシステムに
   おいて、第１及び第２のデータトラフィック制御サブシ
   ステムはそれぞれ第１及び第２スイッチングシステムを
   具え、各スイッチングシステムは順次に駆動されてｐ個
   の並列接続点の各々と１個の直列接続点との間の接続を
   順次設定するｐ個のスイッチング位置を具え、ｎ個のデ
   ィジタルユニットは第１スイッチングシステムの順次の
   スイッチング位置に対して、それらの不良素子がｒ個の
   同じチャンネルからのビットを受信するよう位置させて
   あることを特徴とする直列−並列−直列ディジタルシス
   テム。 ４、特許請求の範囲第２項記載のディジタルシステムに
   おいて、各ディジタルユニットの直列入力端子に供給さ
   れるデータストリームは当該ユニットの種々の素子に規
   定の順序で分配できるようにしてあり、各ディジタルユ
   ニット内の（ｐ−ｒ）個の不良でない素子は前記順序に
   対して同一の位置に位置しており、第１及び第２のデー
   タトラフィック制御サブシステムは順次に駆動されてｐ
   個の並列接続点の各々と１個の入力接続点との間の接続
   を順次設定するｐ個のスイッチング位置をそれぞれ具え
   る第１及び第２のスイッチングシステムを具え、且つ各
   ディジタルユニットと直列に、前記第１及び第２スイッ
   チングシステム間においてデータストリームを少くとも
   前記所定の期間だけ遅延する少くとも１個の遅延素子を
   接続してあることを特徴とする直列−並列−直列ディジ
   タルシステム。 ５、特許請求の範囲第１〜４項の何れかに記載のディジ
   タルシステムにおいて、１ディジタルユニット当りの不
   良素子の個数は１個であることを特徴とする直列−並列
   −直列ディジタルシステム。 ６、特許請求の範囲第１〜５項の何れかに記載のディジ
   タルシステムにおいて、当該ディジタルシステムはシフ
   トレジスタメモリシステムであることを特徴とする直列
   −並列−直列ディジタルシステム。 ７、特許請求の範囲第６項記載のディジタルシステムに
   おいて、そのシフトレジスタメモリはＣＣＤ（電荷結合
   デバイス）型メモリであることを特徴とする直列−並列
   −直列ディジタルシステム。