JPH03253295A - 信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえばインバータ回路を有する空気調和装
置に使用されるコンプレッサまたはステッピングモータ
などのパルス幅変調（ＰＷＭ）信号によって制御される
モータなどの回転を制御するためなどに好適に実施され
る信号発生回路に関する。

従来の技術 たとえばニアコンディショナなどに使用されるステッピ
ングモータや３相交流モータなどの回転制御には、トラ
ンスのタップ切換えや位相制御などによる電圧可変方式
が用いられてきたが、モータのトルク不足や騒音発生な
どの問題があり、代わってインバータ方式が使用される
ようになってきた。前記方式では、いわゆるワンチップ
マイクロコンピュータなどで信号発生回路を構成し、前
記信号発生回路から制御信号を出力して直流／交流イン
バータを制御し、所望の回転数に対応した周波数の電力
でモータを駆動することによって、回転制御を円滑に行
うものである。

第１３図は、従来技術の信号発生回路１を使用してコン
プレッサ１２の制御を行う構成を示すブロック図である
。信号発生回路１はデータバス２を介して接続されるレ
ジスタ４、リードオンリメモリ　（ＲＯＭ）５、中央処
理回路（ＣＰＵ）３、内部タイマ６および入出力用のレ
ジスタ７を含んで構成される。

ＲＯＭ５には信号発生回路１の動作プログラムおよび波
形データが記憶されている。ＣＰＵ３はこの動作プログ
ラムにしたがって、レジスタ４に記憶されるデータなど
を参照してＲＯＭ５から波形データを選択的に読出す。

さらにレジスタ４に記憶されるデータに基づいてデータ
変換などの信号処理を施し、入出力用レジスタ７を介し
て外部に信号を出力する。このとき、内部タイマ６によ
って発生される割込信号がライン８を介してＣＰＵ３に
与えられ、これによって出力される信号のタイミングが
制御される。

信号発生回路１から出力された信号は、遅延回路９およ
びホトカプラ１０を介してインバータ１３のトランジス
タＴ１〜Ｔ６に与えられる。遅延回路９はトランジスタ
Ｔ１〜Ｔ６におけるターンオフ時間を考慮して設けられ
ており、ホトカプラ１０は外来ノイズが信号発生回路ｌ
に入力されることを防止している。トランジスタＴｌ、
Ｔ２、トランジスタＴ３．Ｔ４およびトランジスタＴ５
゜Ｔ６はそれぞれ直列に接続されており、トランジスタ
Ｔｌ、Ｔ３．Ｔ５のコレクタには電源回路１１からの電
源電圧が並列に与えられている。ホトカプラ１０の出力
信号ＳＬ、ＳｌはトランジスタＴＩ、Ｔ２のベースにそ
れぞれ与えられ、出力信号Ｓ２．Ｓ２はトランジスタＴ
３．Ｔ４のベースにそれぞれ与えられ、出力信号Ｓ３．
Ｓ３はトランジスタＴ５．Ｔ６のベースにそれぞれ与え
られる。トランジスタＴＩ、Ｔ２の接続部、トランジス
タＴ３．Ｔ４の接続部およびトランジスタＴ５゜Ｔ６の
接続部における信号がライン１　ａ、　１　ｂ。

ＩＣを介してそれぞれコンプレッサ１２に与えられる。

コンプレッサ１２はたとえば３相交流モータによって動
作され、等価的にコイル１２ａ、１２ｂ。

１２ｃによって表すことができる。コイル１２ａ〜１２
ｃの一端部は相互に接続されており、前述したライン１
ａ〜ｌｃはコイル１２ａ〜１２ｃの他端部にそれぞれ接
続されている。

このようにしてインバータ１３によって電源回路１１か
らの直流出力を３相交流と等価な矩形波に変換し、前記
コイル１２ａ〜１２ｃへ印加することによって、コンプ
レッサ１２における動作状態、すなわちモータの回転速
度が制御される。

発−明が解決しようとする課題 上記信号発生回路１を用いてコンプレッサ１２の動作状
態を制御する場合には、信号発生回路１を動作させるた
めに、ＲＯＭ５に記憶されるプログラムを作成する必要
があるにのプログラムに従ってＲＯＭ５からの波形デー
タの読出しや、この波形データの変換などのすべての動
作が行われるので、プログラム自体が大きくなり、ソフ
トウェア作成の上でその負担が大きくなってしまうとい
う問題がある。しかも、プログラムの各サブルーチンな
どを実行するための時間やプログラムに含まれる各命令
を実行するための時間（サイクルタイム）によって出力
される信号の波形が微妙に変化する。したがってこの信
号発生回路１には、高精度のパルス波形を有する信号を
発生することができないという問題がある。

上述の問題点を解決するために、第１４図に示される信
号発生口ＩＩ＠１５の構成が考えられる。なお、第１３
図と同一もしくは対応する部分には同一の参照符を付し
て示す。

信号発生回路１５は、マイクロコンピュータなどで実現
される中央処理回路（ＣＰＵ）３、ランダムアクセスメ
モリ（ＲＡＭ＞１６、複数のり一ドオンリメモリ（ＲＯ
Ｍ）１７．１８．波形発生回路１９の各ブロックで構成
されている。複数のＲＯＭ１７．１８において、プログ
ラム専用ＲＯＭ１７にはＣＰＵ３の動作に必要な動作プ
ログラムが予めストアされており、波形データ専用ＲＯ
Ｍ１８にはコンプレッサ１２へ印加する３相交流波形（
たとえば６０Ｉ（Ｚ）に関する波形データが予めストア
されている。またＲＡＭ１６には、図示しない外部コン
トローラなどで設定されたモータの回転数や、温度セン
サからの温度情報などのデータが書込まれる。

各ブロックは、データバスｆｌ、コントロールバス１２
．１３を介して相互に接続される。ＣＰＵ３はコントロ
ールバス１２．１３を介して各ブロックの読出／書込モ
ードを命令し、読出しに必要なアドレスはアドレスバス
１４を介して指定する。プログラム専用ＲＯＭ１７から
読出された動作プログラム、およびＲＡＭ１６から読出
された設定データにおいて対応するデータは前記データ
バス１１を介してＣ’Ｐ　Ｕ　３および波形発生回路１
９にそれぞれ入力される。

波形発生回路１９と波形データ専用ＲＯＭ　１８との間
には、波形データバス１５とアドレスバス１６が接続さ
れ、モータに要求される回転数に対応した読取速度で、
波形データ専用ＲＯＭ１８から前記波形データが選択的
に読出される。この読出しに必要なアドレス指定は前記
アドレスバス１６を介して行われる。

波形発生回路１９では、波形データ専用ＲＯＭ１８から
読出された波形データに基づき、予めＣＰＵ３から設定
される初期値データに応じてデータ変換等の信号処理が
行われる。また図示しない内部タイマからの割込信号に
よってタイミングが制御され、モータの所望する回転数
に対応した各相ごとの制御信号Ｓｌ、Ｓｌ、Ｓ２．Ｓ２
・、Ｓ３゜Ｓ３が作成される。

前記制御信号８１〜Ｓ３によって、前述のようにトラン
ジスタＴ１〜Ｔ６の導通／遮断のタイミングが所定の相
順に制御され、インバータ１３は供給される直流出力を
３相交流と等価な矩形波に変換し、コンプレッサ１２の
各コイル１２ａ〜１２ｃに印加する。このようにしてモ
ータの回転速度が制御される。

前述の構成によって、ＣＰＵ３から波形発生回路１９へ
予め定める初期値データが設定された後は、ハードウェ
アから成る波形発生回路１９がアドレスの指定データの
変換を自動的に実行し、波形データ専用ＲＯＭ１８から
波形データを読出し、データ変換後、制御信号８１〜Ｓ
３としてインバータ１３へ出力する。すなわち前記初期
値データの設定後に前記波形データの変換処理には、Ｃ
ＰＵ３は関与する必要がない、したがって、このような
アドレス指定および波形データの変換のためのプログラ
ムを作成する必要がなく、プログラム作成の負担が大幅
に軽減される。しがち、ＣＰＵ３の命令サイクルタイム
がプログラムのサブルーチンの長さに依存して波形に変
化が生じることがないので、高精度の信号を出力するこ
とができると考えられる。

けれども、前記信号発生回路１５の構成においては、Ｃ
ＰＵ’３に関連して動作プログラム専用ＲＯＭ１７、お
よび波形発生回路７に関連して波形データ専用ＲＯＭ１
８の少なくとも２個のメモリが個別に必要である。

一方、マイクロコンピュータを用いたシステムの開発段
階では、当該システムを構成するＲＯＭを書込み消去自
在なＥ　Ｆ　ＲＯＭ　（ＥｒａｓａｂｌｅＰｒｏｇｒａ
ｍ論ａｂｌｅ　ＲＯＭ）に置換え、試行錯誤によってプ
ログラムを作成する手法が一般的であり、そのために第
１５図に示されるピギーバック５１が使用される。ピギ
ーバック５１は、マイクロコンピュータを内蔵したパッ
ケージ５１ａ上にＥＰＲＯＭ用のソケット５１ｂを、搭
載し、ソケット５１ｂにＥＰＲＯＭを挿着して応用プロ
グラムを自由に何回でも書換え、最終プログラムを完成
させて行くためのツールである。またピギーバック５１
を用いて製品の実装チエツクを行うこともできる。

したがってこのようなピギーバック５１を用いて前述の
信号発生回路１５に必要なプログラムを作成しようとす
れば、パッケージ５１ａにはソケット５１ｂを少なくと
も２個搭載しなければならないが、これはパッケージ５
１ａのスペースがらみて困難である。したがって一方の
ＥＰＲＯＭに動作プログラムを書込んで検討し、次に他
方のＥＰＲＯＭに波形データを書込んで検討するという
手間がかかり、プログラム作成の時間、労力のコストが
高いものになってしまう。

したがって本発明の目的は、プログラムの作成における
負担を大幅に軽減し、高精度のパルス波形を有する信号
を発生することができる信号発生回路を提供することで
ある。

課題を解決するための手段 本発明は、動作プログラムに基づいて、信号を処理する
中央処理回路と、 前記中央処理回路にデータバスを介して接続され、出力
する信号に関し基準となる初期値データが記憶される１
つまたは複数のレジスタと、前記動作プログラム、およ
び出力する信号に関する波形データが記憶されるメモリ
と、前記レジスタに記憶される初期値データに基づいて
前記メモリに記憶される波形データのアドレスを指定す
るアドレス指定手段と、 前記メモリからの波形データに応答し、前記レジスタに
記憶される初期値データに基づいて、前記波形データに
信号処理を施して、外部に信号を出力する信号処理手段
と、 前記メモリから中央処理回路への動作プログラムの読出
し、および前記メモリから信号処理手段への波形データ
の読出しに対応して、中央処理回路とメモリとの間のデ
ータバス、および信号処理手段とメモリとの間のデータ
バスを切換える切換手段とを含むことを特徴とする信号
発生回路である。

作　　用 本発明の信号発生回路に従えば、メモリには中央処理回
路で処理される動作プログラムと出力する信号に間する
波形データとが記憶されている。

１つまたは複数のレジスタには、前記中央処理回路から
出力する信号に関し基準となる初期値データが設定され
、前記初期値データに基づいてアドレス指定手段は前記
メモリに記憶される波形データのアドレスを指定する。

指定されたアドレスの波形データは信号処理手段に読出
され、前記信号処理手段によって波形データに信号処理
が施されて外部に信号が出力される。したがって、アド
レス指定手段によって指定されるアドレスから波形デー
タが読出されるので、中央処理回路はメモリのアドレス
指定には直接には関与せず、波形データを読出すための
プログラムを必要としない、また読出された波形データ
は信号処理手段によって信号処理が施されるので、この
ような信号処理に関するプログラムを必要としない、し
かもアドレス指定手段および信号処理手段を中央処理回
路とは独立に設けられており、高速度で処理動作を実行
することができるので、本発明に従う信号発生回路は、
高精度のパルス波形を有する信号を出力することができ
る。

また、前記信号処理手段への波形データの読出しは、中
央処理回路を介する必要がないので、前記波形データの
読出しの際にのみ、メモリおよび中央処理回路間のパス
ラインから、メモリおよび波形発生回路間のパスライン
へ切換手段によって切換える。したがって、前記波形デ
ータと動作プログラムとを同一のメモリに記憶させるこ
とができ、ｒＭ発段階時におけるプログラム作成の時間
およびピギーバックによるスペース占有量を大幅に軽減
することができる。

実施例 第１図は本発明の一実施例である信号発生回路２１の簡
略化した構成を示すブロック図であり、第２図は信号発
生回路２１を用いてコンプレッサ４２の動作状態を制御
する場合の構成を示すブロック図である。たとえば、本
実施例の信号発生回路２１から出力される制御信号がイ
ンバータ４３に与えられ、コンプレッサ４２の動作、す
なわち負荷であるモータの回転数などが制御される。前
記信号発生回路２１とインバータ４３との間には、雑音
などの外乱抑制のためにホトカブラ４０が介在して接続
されている。

信号発生回路２１は、マイクロコンピュータなどで実現
される中央処理回路（以下、ｒｃＰＵＪと言う、）３４
、ランダムアクセスメモリ（以下、ｒＲＡＭＪと言う、
）４５、リードオンリメモリ（以下、ＦＲＯＭ、と言う
。〉２８、波形発生回路４６の各ブロックと、切換手段
であるライン切換スイッチ４７ａ、４７ｂ、４７ｃとで
構成され、波形発生回路４６のブロックは内部に、後述
する複数のレジスタとアドレス指定手段３５と、さらに
信号処理手段３６とを含む。

ＲＯＭ２８には、ＣＰＵ３４の動作に必要な動作プログ
ラムＰと、コンプレッサ４２へ印加する３相交流波形に
関する波形データとが予め定める領域にストアされてい
る。またＲＡＭ４５には、外部コントローラ２０などで
設定されたモータの回転数や、温度センサからの温度情
報などのデータが書込まれる０本実施例においては、前
記ライン切換スイッチ４７ａ〜４７ｃを設け、ＣＰＵ３
４とＲＯＭ２８との間で必要なアドレス指定およびプロ
グラムデ・−夕の転送を実行する際には、前記ライン切
換スイッチ４７ａ〜４７ｃの各切換接片ＳＷ１〜ＳＷ３
はＣＰＵ３４側に設定され、アドレスデータ用としてパ
スライン１１５．＆１６およびプログラムデータ用とし
てパスライン１１１、＃１２、さらに読出用コントロー
ルバス１１８、ｆ１９がそれぞれ接続される。ＣＰＵ３
４は、読込んだ動作プログラムＰに基づいて、波形発生
回路４６を構成するレジスタにパスライン１２４を介し
て初期値データＦを設定するなど、他のブロックを制御
する。

一方、ＲＯＭ２８から波形データの読出しを要求する際
には、前記波形発生回路４６からＣＰＵ３４へ切換要求
信号Ｄｋがライン１２２を介して出力され、ＣＰＵ３４
では前記切換要求信号Ｄｋに応じて、ライン１２３を介
してバス切換信号Ｂｋを出力し、前記ライン切換スイッ
チ４７ａ〜４７ｃの切換接片ＳＷ１〜ＳＷ３を波形発生
回路４６側へ切換える。これによって波形データ用のパ
スライン／１２，１１３およびアドレスデータ用のパス
ライン１１６，１１７、さらに読出用コントロールバス
ｌ　１９，１２０が相互に接続される。

初期値データＦが設定された波形発生回路４６へはＣＰ
Ｕ３４が関与することがなく、したがって、波形発生回
路４６から、ＲＡＭ４５およびＲＯＭ２８ヘアドレスデ
ータを転送し、前記ＲＡＭ４５のデータおよびＲＯＭ２
８の波形データを読出す際には、前記ＣＰＵ３４ヘアド
レスデータ用および波形データ用のパスラインが接続さ
れる必要がない。

すなわち前記ＣＰＵ３４は待機状態である。こうして波
形発生回路４６は読出命令ＲＤを出力し、前記波形発生
回路４６とＲＯＭ２８との間で必要なアドレス指定およ
び波形データの転送が実行される。前記波形データが波
形発生回路４６内へ格納されると、前記バス切換信号Ｂ
ｋによって前記ライン切換スイッチ４７ａ〜４７ｃの切
換接片ＳＷ１〜ＳＷ３がＣＰＵ３４側へ復帰し、以後、
ＣＰＵ３４は中断していた動作プログラムを実行する。

なお、書込用コントロールバス１２１は常にＣＰＵ３４
、波形発生回路４６およびＲＡＭ４５の間で接続されて
いる。

したがって本実施例によれば、ＣＰＵ３４において動作
プログラムＰの読出すタイミングおよび波形発生口、路
４６において波形データの読出すタイミングに応じて、
前記メモリからＣＰＵ３４へ、および波形発生回路４６
へのパスラインをそれぞれ切換えるように構成している
ので、異なる種類のデータを共通のＲＯＭ２８にストア
させても、データ読出しの際のデータバス占有の問題は
生じることはない、このように、１個のメモリであるＲ
ＯＭ２８へ前記動作プログラムＰおよび波形データをス
トアすることができるので、開発段階時において従来で
述べたピギーバックによるプログラム作成時のスペース
、時間また労力のコストの軽減化を十分図ることができ
る。

さらに、波形発生回路４６はＲＯＭ２８ヘアドレスを直
接指定して読出された波形データを直接読込む、いわゆ
るダイレクトメモリアクセス（略称ＤＭＡ）転送方式を
用い、ＣＰＵ３４を介在させずに直接波形データを読取
ることができるので、前記ＲＯＭ２８には、波形データ
読出し用のプログラムを書込む必要がなく、また前記波
形データを処理するプログラムを必要としない、したが
うてプログラム作成の負担が格段に軽減され、また高速
で波形データを読出すことができるので、制御の即応性
が格段に向上する。

以下、第２図を参照して、信号発生回路２１からの制御
信号によってコンプレッサ４２を制御する構成を説明す
る。信号発生回路２１を動作させるためのクロック信号
ＣＫは、クロック信号発生回路３９から端子Ｔ９を介し
て与えられている。

この信号発生回路２１から出力された信号は、前述のよ
うにホトカプラ４０を介してコンバータ４３のトランジ
スタＴｒｉ〜Ｔｒ６に与えられる。

トランジスタＴｒｌ、Ｔｒ２、トランジスタＴｒ３、Ｔ
ｒ４およびトランジスタＴｒ５．Ｔｒ６はそれぞれ直列
に接続されており、トランジスタＴｒ　１　、Ｔ　ｒ　
３　、Ｔ　ｒ　５のコレクタには電源回路４１からの直
流電源電圧が並列に与えられている。ホトカプラ４０の
出力信号Ｒ１，Ｒ１はトランシタＴｒｉ、Ｔｒ２のベー
スにそれぞれ与えられ、出力信号Ｒ２，Ｒ２はトランジ
スタＴｒ３．Ｔｒ４のベースにそれぞれ与えられ、出力
信号Ｒ３，Ｒ３はトランジスタＴ　ｒ　５　、　Ｔ　ｒ
　６のベースにそれぞれ与えられる。トランジスタＴｒ
ｌ、Ｔｒ２の接続部、トランジスタＴｒ３．Ｔｒ４の接
続部およびトランジスタＴｒ５．Ｔｒ６の接続部におけ
る信号がラインＬａ、Ｌｂ、Ｌｃを介してそれぞれコン
プレッサ４２に与えられる。

コンプレッサ４２はたとえば３相交流モータによって動
作され、等価的にコイル４２ａ、４２ｂ。

４２Ｃによって表すことができる。コイル４２ａ〜４２
ｃの一端部は相互に接続されており、前述したラインＬ
ａ〜Ｌｃはコイル４２ａ〜４２ｃの他端部にそれぞれ接
続されている。

このようにしてインバータ４３によって電源回路４１か
らの直流出力を３相交流と等価な矩形波に変換し、前記
コイル４２ａ〜４２ｃへ印加することによって、コンプ
レッサ４２における動作状態、すなわちモータの回転速
度が制御される。

なおホトカプラ４０はたとえばホトダイオードとホトト
ランジスタとから戒り、出力電圧が入力電圧とは反転す
るので、第２図においては反転器の記号を用いて表しで
ある。

以下、信号発生回路２１の具体的構成を第３図を参照し
て説明する。

この信号発生回路２１はアドレス指定手段３５と波形デ
ータが記憶されるＲＯＭ２８と、信号処理手段３６と、
さらに複数のレジスタとを含んで構成される。なお複数
のレジスタについては、そのレジスタ名と同一の参照符
を用いて表す、これらのレジスタは、図示しないアドレ
スバスおよびデータバス１２４を介してＣＰＵ３４に接
続され、予め定めるタイミングで初期値データＦが設定
される。各レジスタのアドレスとレジスタ名とは第１表
に示される。

（以下余白〉 第　　１　　表 アドレス指定手段３５は、たとえば論理積置ｎ２２、ア
ップカウンタ２３、アドレス信号発生回路２４、一致判
定回路２６およびマルチプレクサ２７を含んで構成され
ている。前述したクロック信号発生回路３９によって発
生された、たとえば４ＭＨｚのクロック信号ＣＫは端子
Ｔ９を介して論理積回路２２の一方の入力端子に与えら
れる。

またレジスタＣ０ＮＴの第７ビツトはスタートフラグど
なっており、この第７ビツトの論理値が論理積回路２２
の他方の入力端子に与えられる。

たとえば１０ビツト構成のアップカウンタ２３にはレジ
スタＳＡＭＰに設定される初期値データＦが初期値とし
てセットされ、前記論理積回路２２からの出力によって
計数動作を行う、このアップカウンタ２３がオーバフロ
ーしたときに、たとえばハイレベルとなる信号はアドレ
ス信号発生回路２４に与えられる。このアドレス信号発
生回路２４は、たとえば１３ビツトのアップダウンカウ
ンタなどであって、アップカウンタ２３からの信号の立
上りで計数動作を行う、その計数動作の動作態様はデコ
ーダ２９からの制御信号に基づいて後述するように設定
される。

また前記ハイレベルとなる信号は、前記切換要求信号Ｄ
ｋとしてＣＰＵ３４へ与えられる。ＣＰＵ３４では、前
記信号Ｄｋに応答して、前記第１図に示されるライン１
２３を介してバス切換信号Ｂｋを出力し、ライン切換ス
イッチ４７ａ〜４７Ｃの切換接片ＳＷ１〜ＳＷ３を波形
発生回路４６側に切換え、後述のようにＲＯＭ２８への
アドレスデータの指定および波形データの転送を実行す
る。

アドレス信号発生回路２４の初期値は、マルチプレクサ
２７から与えられる。このマルチプレクサ２７は、レジ
スタ５ＴＲＴおよびレジスタＥＮＤに記憶される値を後
述するデコーダ２９からの信号によって選択して前記ア
ドレス信号発生回路２４に出力する。マルチプレクサ２
７からの出力は一致判定回路２６にも与えられる。この
一致判定回路２６は、マルチプレクサ２７から導出され
るデータと、アドレス信号発生回路２４から出力される
アドレスデータとを比較し、両者が一致したときに、た
とえばハイレベルとなる信号を出力する。

レジスタＣＮＴ１２は、たとえば「０」〜「１１」まで
を計数するカウンタであって、一致判定回路２６からの
一致判定信号に基づいて計数動作を行う、このときレジ
スタＣ０ＮＴに設定される初期値データＦにおいて第４
ビツトが「０」である場合には、レジスタＣ０ＮＴの第
６ビツトおよび第５ビツトによってそのカウントアツプ
数が予め設定される。またレジスタＣ０ＮＴの第４ビツ
トが「１」である場合には、レジスタＣＮＴ１２は、カ
ウンタとして使用されず、ＣＰＵ３４によって任意の値
が設定される。

レジスタＣＮＴ１２に記憶されるデータはデコーダ２９
によってデコードされ、この数値に基づいてアドレス信
号発生回路２４におけるアドレスの指定態様、マルチプ
レクサ２７における導出データの選択態様およびデータ
変換回路３ｏにおけるデータＱ変換態様が設定される。

なお、レジスタＣ０ＮＴの第４ビツトがｒＱ。

である場合、すなわちレジスタＣＮＴ１２がカウンタと
して使用されている場合には、スイッチ２５によってレ
ジスタＣＮＴ１２がオーバフローしたときに、たとえば
ハイレベルとなる信号がライン３８に導出される。また
、レジスタＣ０ＮＴの第４ビツトが「１」である場合に
は、スイッチ２５によって一致判定回路２６がらの信号
がライン３８に導出される。ライン３８の信号は、ＣＰ
Ｕ３４に割込信号として与えられる。レジスタｃ。

ＮＴの第４ビツトが「１」である場合には、この割込信
号による割込処理で、レジスタＣＮＴ１２の第３ビツト
〜第Ｏビツト所望の数値が設定される。またライン３８
の信号は、１バイトカウンタであるレジスタＣＮＴＦＦ
にも与えられ、これによってＣＰＵ３４には２５６周期
の信号発生毎に割込信号が与えられる。すなわち、これ
ら割込信号のタイミングで実行される割込処理などによ
って、各レジスタへの初期値データＦなどが更新され、
その結果、モータへ印加する電力の周波数を円滑に変化
させ、最適な制御を実現する。

ＲＯＭ２８は、たとえば８にバイトウ３ビツト構成のリ
ードオンリメモリであって、アドレス信号発生回路２４
がら出力され、ライン切換スイッチ４７ａを介するアド
レスデータによって指定されたアドレスの３ビツトのデ
ータをそれぞれ波形データＤａ、Ｄｂ、Ｄｃとして、ラ
イン切換スイッチ４７ｂを介して信号処理手段３６に出
力する。

信号処理手段３６は、データ変換回路３０と立上り遅延
回路３１と、さらに出力回路３２とを含んで構成される
。ＲＯＭ２８からの波形データＤａ　、Ｄ　ｂ　、Ｄ　
ｃはデータ変換回路３０に与えられる。

データ変換回路３０は前述したデコーダ２９からの信号
に基づいてデータの変換を行い、信号Ｅａ。

３１に出力する。立上り遅延回路３１はこれらの信号Ｅ
ａ〜Ｅｃ、Ｅａ〜Ｅｃの立上りをレジスタＣ０ＮＴの第
３ビツト〜第Ｏビツトによって設定される遅延時間ｄだ
け遅延し、信号号Ｆａ〜Ｐｃ。

Ｆａ〜Ｆｃとして出力回路３２に出力する。出力回路３
２は、この信号Ｆ　ａ〜Ｆ　ｃ　、　Ｆ　ａ〜Ｆ　ｃに
基づいて、前述したホトカプラ４０を駆動するために、
２０ｍＡの吸込み電流で、前述したコンプレッサ４２を
制御するための信号Ｐａ〜Ｐｃ、Ｐａ〜Ｐｃを、端子Ｔ
１〜Ｔ６を介して出力する。

なお、外部から端子Ｔ７を介してラッチ回路３３に停止
信号を送出することによって前記出力回路３２の出力動
作を停止することができる。また、この停止信号は、Ｃ
ＰＵ３４への割込信号となる。

以下、第４図のフローチャートを参照して信号発生回路
２１における動作を簡単に説明する。信号発生回路２１
からコンプレッサ４２の制御を行うための信号を発生す
るに先立って、ステップｎ１で信号発生回路２１の各レ
ジスタ群に記憶される初期値データＦが設定される０次
にステップｎ２で、レジスタに記憶される初期値データ
Ｆに基づいてアドレス指定手段３５によってＲＯＭ２８
のアドレスが指定される。このとき、ライン切換スイッ
チ４７ａ〜４７ｃの切換接片ＳＷＩ〜ＳＷ３は、波形発
生回路４６側に設定される。これによってステップｎ３
でそのアドレスの波形データＤ　ａ　、Ｄ　ｂ　、Ｄ　
ｃが出力され、信号処理手段３６によって読出される。

前記読出後、前記切換接片ＳＷ１〜ＳＷ３は、ＣＰＵ３
４からのバス切換信号Ｂｋに基づいて、ＣＰＵ３４側へ
切換えて設定される。

ステップｎ４において、信号処理手段３６は、この波形
データＤ　ａ　、Ｄ　ｂ　、Ｄ　ｃに信号処理を施し、
ステップｎ５で信号処理の結果を出力信号Ｐａ〜Ｐｃ、
Ｐａ〜Ｐｃとして出力する。

次にステップｎ６でマルチプレクサ２７によって導出さ
れている信号と、アドレス信号発生回路２４から出力さ
れているアドレスデータとが一致するか否かが判断され
る。一致していない場合には、アドレス信号発生回路２
４がら出力されるアドレスデータがインクリメントまた
はデクリメントされ、前述したステップｎ２に戻る。ス
テップｎ６における判断が肯定である場合には、レジス
タＣ０ＮＴの第４ビツトの論理値によって処理動作が分
岐する。この論理値が「０」である場合には、レジスタ
ＣＮＴ１２を使用してカウント動作が行われる。このと
きのカウントアツプ数は前述したようにレジスタＣ０Ｎ
Ｔの第５ビツトおよび第６ビツトによって設定される。

この後ステップｎ９においてレジスタＣＮＴｌ２におけ
る計数値が所定の値、すなわち１２以上であるか否かが
判断される。この判断が否定である場合にはアドレス信
号発生口＃！２４から出力されるアドレスデータの初期
値が再び設定され、前述したステップｎ２に戻る。また
この判断が肯定である場合には後述するステップｎｌｏ
に移る。

ステップｎ７において、レジスタＣ０ＮＴの第４ビツト
の値が「１」である場合には、ステップｎｌｏにおいて
割込みが発生され、ＣＰＵ３４は割込処理ルーチン内で
、レジスタＣＮＴ１２に所望の値を設定できる この割込信号によって、ステップｎｌｌにてレジスタＣ
ＮＴＦＦのカウントアツプ動作が行われ、ステップｎ１
２でレジスタＣＮＴＦＦの計数値が予め定めた値２５６
以上であるか否がが判断される。この判断が否定の場合
には、アドレス信号発生回路２４から発生されるアドレ
ス信号が再び設定されて前述したステップｎ２に戻る。

またこの判断が肯定である場合には、ステップｎ１３に
移って割込信号が発生される。

なお本実施例では、ＣＰＵ３４は割込信号が入力される
ことによって各レジスタの初期値データＦの更新などの
所定の割込動作を行うように構成することができる。

このようにして信号処理手段３６からはコンプレッサ４
２の動作状態を制御するための信号Ｐａ〜Ｐｃ、Ｐａ〜
Ｐｃが出力される。

以下、信号発生回路２１における各動作について詳細に
説明する。

■サンプリング時間の設定 信号発生回路２１では、ＲＯＭ２８から波形データＤａ
〜Ｄｃを読出す時間間隔（以下、サンプリング時間とい
う）をレジスタＳＡＭＰに設定される初期値データに基
づいて変更することができる。レジスタＳＡＭＰはアド
レス番号ＦＦ２５ｈ（「ｈ」は１６進表示であることを
表す）およびアドレス番号ＦＦ２６ｈで指定される記憶
領域から戒り、各ビットの意味は第２表に示されるとお
りである。

（以下余白〉 第　　２ 表 すなわちアドレス番号ＦＦ２５ｈはサンプリング時間を
表すデータの下位８ビツトを表し、アドレス番号ＦＦ２
６ｈの下位２ビツトはサンプリング時間を表すデータの
上位２ビツトを表す、したかってサンプリング時間を表
すデータは００ｈ〜３ＦＦｈまでの値を取ることができ
る。この値がアップカウンタ２３の初期値となる。

アップカウンタ２３は最大４ＭＨｚのクロック信号によ
って計数動作を行うので、サンプリングタイムはＯＯｈ
〜３ＦＦｈに対応して２５６μ秒から０．２５μ秒まで
０．２５μ秒毎に選択することができる。なおサンプリ
ング時間を表すデータがＯＯｈのときにはサンプリング
時間は２５６μ秒となる。

またアドレス番号ＦＦ２６ｈの第７ビツトはアップカウ
ンタセットフラグとなっており、論理値「１」が設定さ
れると、前記サンプリング時間を表すデータがアップカ
ウンタ２３に初期値として設定される。初期値として設
定された後にはこのアップカウンタセットフラグは「Ｏ
」とされる。

■波形データの作成 アップカウンタ２３からの信号の立上り毎にアドレス信
号発生回路２４はＲＯＭ２８にアドレスデータを出力す
る。このＲＯＭ２８に記憶される波形データは以下に説
明するようにして作成され、予め記憶されている。

３相交流モータの駆動に必要な３相交流の波形は、第５
図（１）に示されるように、位相が互いに２π／３　（
＝１２０”　）だけ隔たった３相の正弦波１１〜１３で
あり、その周波数を変化させることによって前記モータ
の回転数が制御される。

前記周波数の可変範囲は、たとえば２０〜１８０Ｈｚで
ある。前記波形データＤａ〜Ｄｃは、第５図（２）で示
される周期２π／ｎ（ｎは整数であり、第５図（２）に
おいてはｎ＝２４）の三角波１４を前記正弦波形１１〜
１３によるパルス幅変調（ＰＷＭ）でサンプリングする
ことによって求められる。

第６図には、例として第５図の時間θ１で示される３０
度分の波形データＤａ〜Ｄｃの生成を説明するために、
前記時間θｌにおける３相交流の波形を示す波形図が示
されている。

すなわち時間θ１をさらに、たとえば１６ビツトに対応
する１６に時分割し、各時刻ｔＯ〜ｔ１５における正弦
波１１〜１３と三角波１４との大きさを比較する。正弦
波１１と三角波１４との比較によって波形データＤａが
作成され、正弦波１２と三角波１４との比較によって波
形データＤｂが作成され、さらに正弦波１３と三角波１
４との比較によってデータＤｃが作成される。つまり各
時刻ｔＯ〜ｔ１５において、正弦波１１〜１３の値が三
角波１４の値以下である場合には、波形データの論理値
は「０」となり、正弦波１１〜１３の値が三角波１４の
値を越える場合には波形データの論理値は「１」となる
、このようにして作成された３０度分の波形データＤａ
〜Ｄｃは第３表に示される。なお、前記分割数によって
データのビット長が増減し、パルス変調を施す三角波１
４の周期によってサンプリング精度が定まる。したがっ
て、前記三角波１４の周期が短く分割数が多いほど精度
は向上する。

〈以下余白） 第　　３ 表 後述するように３０度分の波形データから１周期分の信
号を発生する場合には、データ変換回路３０によって前
記３０度分の波形データに後述するようなデータ変換が
施され、−周期に亘る波形データが得られる。たとえば
第３表に示される３０度分の波形データＤａからはデー
タ変換によって第４表に示される波形データが作成され
る。

第　　４　　表 第４表において波形データ（−Ｄａ）は波形データＤａ
の時系列的に並ぶ各論理値を逆方向にしたものであり、
アドレスの指定方向を逆方向に更新させて指定すること
により得ることができる。

また波形データＤａは波形データＤａを反転することに
よって得ることができる。したがって波形データ（−Ｄ
　ａ　）は、波形データ（−Ｄａ）の反転である。

■波形データの変換 ＲＯＭ２８から出力される波形データＤａ〜ＤＣは、レ
ジスタＣ０ＮＴ、ＣＮＴｌ　２に設定される初期値デー
タＦによって複数態様で変換される。

レジスタＣ０ＮＴの内容は第５表に示される。

（以下余白） 第　　５　　表 レジスタＣ０ＮＴの第Ｏビット〜第３ビットは後述する
ような遅延時間ｄを設定するために使用される。また第
４ビツトは前述したようにレジスタＣＮＴ１２をカウン
タとして使用するか否かを選択するための選択フラグと
なっている。

第５ピツトおよび第６ビツトは波形データの種類を選択
するために設けられる。なお第７ビツトはスタートフラ
グとなっており、論理値「Ｏ」のときには前記信号発生
回路２１からの信号の出力が停止される。このスタート
フラグが「０」から「１」に変化したときレジスタＣＮ
Ｔ１２および後述するレジスタＣＮＴＦＦは初期値「Ｏ
」に設定され、前述したレジスタ５ＴＲＴ、ＥＮＤ、Ｓ
ＡＭＰの最上位ビットはリセットされる。

レジスタＣＮＴ１２の第３ビツト〜第Ｏビツトは波形デ
ータの変換態様を設定するために設けられており、前述
したレジスタＣ０ＮＴの第４ビツトが「１」である場合
には、ＣＰＵ３４がら任意の数値（０〜１１）を設定す
ることができる。レジスタＣＮＴ１２の第３ビツト〜第
Ｏビツトの値とデータの変換態様との関係は、後述する
ように第７表に示されている。

またレジスタＣ０ＮＴの第４ビツトが「ＯＪの場合には
、このレジスタＣＮＴ１２の第３ビツト〜第Ｏビツトは
カウンタとして使用される。レジスタＣ０ＮＴの第６ビ
ツトおよび第５ビツトの数値とレジスタＣＮＴ１２にお
けるカウントアツプ数との関係は第６表に示される。

第　　６ 表 以下、レジスタＣ０ＮＴの第６ビツト〜第４ビツトの数
値毎に波形データＤａ〜Ｄｃの変換について詳述する。

（ａ）レジスタＣ０ＮＴの第６ビツト〜第４ビツトがｒ
ｏ　００　Ｊの場合 レジスタＣ０ＮＴの第６ビツト〜第４ビツトがｒｏ　０
０　Ｊである場合には３０度分の波形データから１周期
の出力信号が生成される。このときレジスタＣＮＴ１２
はカウントアツプ数が「＋１」に設定され、「Ｏ」から
　「１１」までカウントアツプ数「十ｌ」で順次計数動
作を行う、これによって３０度分の波形データＤ　ａ　
−Ｄ　ｃは１周期において、第７図の角度θａ１〜θａ
１２までに亘って１２回読出されることになる。

またデコーダ２９からアドレス信号発生回路２４および
マルチプレクサ２７にはレジスタＣＮＴ１２の第Ｏビッ
トに基づいて信号が導出される。

したがってレジスタＣＮＴ１２の第Ｏビットが「０」で
ある場合には、マルチプレクサ２７はまずレジスタ５Ｔ
ＲＴに記憶される数値を導出する。

これによってアドレス信号発生回路２４の初期値はレジ
スタ５ＴＲＴに記憶される初期値データＦとなる。また
アドレス信号発生同時２４はデコーダ２９からの信号に
よってアップカウンタとして機能し、順次アドレス値を
インクリメントしながら指定することになる。このとき
マルチプレクサ２７はレジスタＥＮＤを導出するように
切換わり、一致判定回路２６ではアドレス信号発生回路
２４からのアドレスデータとレジスタＥＮＤに記憶され
る初期値データＦとを比較する。この場合にはアドレス
信号発生回路２４によって、たとえば１６回アドレスが
指定されると、一致判定回路２６の出力はたとえばハイ
レベルに変わる。

またレジスタＣＮＴ１２の第０ビツトが「１」である場
合には、マルチプレクサ２７はまずレジスタＥＮＤに記
憶される初期値データＦをアドレス信号発生回路２４に
導出する。この場合にはデコーダ２９からの制御信号に
よってアドレス信号発生回路２４はダウンカウンタとし
て機能する。

アドレス信号発生回路２４によって１６回アドレスが指
定されると、マルチプレクサ２７から切換えられて導出
されているレジスタ５ＴＲＴの初期値データＦとアドレ
ス信号発生回路２４からのアドレスデータとが一致し、
一致判定回路２６の出力がハイレベルになる。

このようにしてＲＯＭ２８から出力される波形データＤ
ａ〜Ｄｃにはデータ変換回１３０によってデータの変換
が施される。すなわちデコーダ２９からはレジスタＣＮ
Ｔ１２の第３ビツト〜第Ｏビツトのデータが導出され、
これに基づいて前述したようにデータの変換が施される
。データ変換回路３０における変換態様は第７表に示さ
れる。

すなわちたとえば−例として、角度θａ１においては、
レジスタＣＮＴ１２に記憶される値が「０」であるから
、波形データＤａ〜Ｄｃがそのまま波形データＥａ〜Ｅ
ｃとして出力される。波形データＥａ〜Ｅｃは波形デー
タＥａ〜Ｅｃをそれぞれ反転したデータである。また角
度θａ２において４よ、レジスタＣＮＴ１２の値は「１
」であるから、波形データＤｃが波形データＥａとして
出力され、波形データＤｂが波形データＥｂとして出力
され、波形データＤａが波形データＥｃとして出力され
る。

このように各角度θａ１〜θａ１２においては第７表に
示されるように、データ変換回路３０は波形データＤａ
〜Ｄｃおよび波形データＤａ〜ＤＣを、デコーダ２９か
らのデータに基づいて異なる態様で波形データＥａ〜Ｅ
ｃおよび波形データＥａ〜Ｅｃに変換して導出する。

このようにしてデータ変換回路３０によって３０度分の
波形データＤａ〜Ｄｃから１周期分の波形データＥａ〜
Ｅｃ、Ｅａ〜Ｅｃがデータ変換によって作成される。

したがって、波形データＥ　ａ　−Ｅ　ｃに基づいて動
作されるコンプレッサ４２の各コイル４２ａ〜４２ｃに
は、第７図に示される３相交流を構成する正弦波１１ａ
〜１１Ｃに近い電圧降下が生じる。

なお第７図において、正弦波１’ｌａ〜１１Ｃは波形デ
ータＥａ〜Ｅｃに個別的に対応している。

すなわち第４表に示されるような、少なくとも３種類の
波形データＤａ〜ＤｃをＲＯＭ２８にストアさせておけ
ば、モータの駆動に必要な３相交流波形を容易に復調さ
せることができる。またＲＯＭ２８からの波形データＤ
　ａ　％　Ｄ　ｃのサンプリング速度を可変することに
より、容易にモータに要求される回転数に対応させるこ
とができる。

（ｂ）レジスタＣ０ＮＴの第６ビツト〜第４ビツトがｒ
ｏ　１０　Ｊの場合 レジスタＣ０ＮＴの第６ビツト〜第４ビツトが’０１０
　Ｊである場合には、６０度分の波形データから１周期
の出力信号が生成される。このときレジスタＣＮＴ１２
はカウントアツプ数が「＋２」に設定され、「０」から
　ｒｌｏ、までカウントアツプ数「＋２」で順次計数動
作を行う、これによって６０度分の波形データＤａ〜Ｄ
ｃは１周期において、第８図の角度θｂ１〜θｂ６まで
に亘って６回読出されることになる。したがってレジス
タＣＮＴ１２の数値は常に偶数であり、その第Ｏピット
がｒＯ」であるから、マルチプレクサ２７はまずレジス
タ５ＴＲＴに記憶される初期値データＦを導出する。こ
れによってアドレス信号発生回路２４の初期値はレジス
タ５ＴＲＴに記憶される初期値データＦとなる。またア
ドレス信号発生回路２４はデコーダ２９からの信号によ
ってアップカウンタとして機能し、順次アドレス値をイ
ンクリメントしながら指定することになる。このときマ
ルチプレクサ２７はレジスタＥＮＤを導出するように切
換わり、一致判定回路２６ではアドレス信号発生回路２
４からのアドレスデータとレジスタＥＮＤに記憶される
初期値データＦとを比較する。この場合にはアドレス信
号発生回路２４によって、たとえば各角度θｂ１〜θｂ
６をそれぞれ時分割する３２回分のアドレスが指定され
ると、一致判定回路２６の出力はたとえばハイレベルに
変わる。

このようにしてＲＯＭ２８から出力される波形データＤ
ａ〜Ｄｃには、データ変換回路３０によってデータの変
換が施される。すなわちデコーダ２９からはレジスタＣ
ＮＴ１２の第３ビツト〜第Ｏビツトのデータが導出され
、これに基づいて前述したようにデータの変換が施され
る。データ変換回路３０における変換態様は第８表に示
される。

第　　８　　表 すなわちたとえば−例として、角度θｂ１においては、
レジスタＣＮＴ１２に記憶される値が「Ｏ」であるから
、波形データＤａ〜Ｄｃがそのまま波形データＥａ〜Ｅ
ｃとして出力される。波形データＥａ〜Ｅｃは波形デー
タＥａ〜Ｅｃをそれぞれ反転したデータである。また角
度θｂ２においては、レジスタＣＮＴ１２の値は「２」
であるから波形データＤｂが波形データＥａとして出力
され、波形データＤｃが波形データＥｂとして出力され
、波形データＤａが波形データＥｃとして出力される。

このように各角度θｂ１〜θｂ６においては第８表に示
されるようにデータ変換回路３０は波形データＤａ〜Ｄ
ｃおよび波形データＤａ〜Ｄｃを、デコーダ２９からの
データに基づいて異なる態様で波形データＥａ〜Ｅｃお
よび波形データＥａ〜Ｅｃとして導出する。

このようにしてデータ変換回路３０によって６０度分の
波形データＤａ〜Ｄｃから１周期分の波形データＥａ〜
Ｅｃ、Ｅａ〜Ｅｃがデータ変換によって作成される。

したがって、波形データＥａ〜Ｅｃに基づいて動作され
るコンプレッサ４２の各コイル４２ａ〜４２ｃには、第
８図に示される３相交流を構成する正弦波１２ａ〜１２
ｃに近い電圧降下が生じる。

なお第８図において、正弦波１２ａ〜１２ｃは波形デー
タＥａ〜Ｅｃに個別的に対応している。

（Ｃ）レジスタＣ０ＮＴの第６ビツト〜第４ビツトがｒ
ｌｏＯＪの場合 レジスタＣ０ＮＴの第６ビツト〜第４ビツトがｒｌｏＯ
Ｊである場合には、１２０度分の波形データから１周期
の出力信号が生成される。このときレジスタＣＮＴ１２
はカウントアツプ数が「＋４」に設定され、ｒ□」から
「８Ｊまでカウントアツプ数「＋４」で順次計数動作を
行う、これによって１２０度分の波形データＤａ〜Ｄｃ
は１周期において、第９図の角度θｃ１〜θｃ３までに
亘って３回読出されることになる。したがってレジスタ
ＣＮＴ１２の数値は常に偶数であり、その第Ｏビットが
「Ｏ」であるから、マルチプレクサ２７はまずレジスタ
５ＴＲＴに記憶される初期値データＦを導出する。これ
によってアドレス信号発生回路２４の初期値はレジスタ
５ＴＲＴに記憶される初期値データＦとなる。またアド
レス信号発生回路２４はデコーダ２９がらの信号によっ
てアップカウンタとして機能し、順次アドレス値をイン
クリメントしながら指定することになる。このときマル
チプレクサ２７はレジスタＥＮＤを導出するように切換
わり、一致判定回路２６ではアドレス信号発生回路２４
からのアドレスデータとレジスタＥＮＤに記憶される初
期値データＦとを比較する。この場合にはアドレス信号
発生回路２４によって、たとえば各角度θｃ１〜θｃ３
をそれぞれ時分割する６４回分のアドレスが指定される
と、一致判定回路２６の出力はたとえばハイレベルに変
わる。

このようにしてＲＯＭ２８から出力される波形データＤ
ａ〜Ｄｃには、データ変換回路３０によってデータの変
換が施される。すなわちデコーダ２９からはレジスタＣ
ＮＴ１２の第３ビツト〜第０ビツトのデータが導出され
、これに基づいて前述したようにデータの変換が施され
る。データ変検回路３０におけ゛る変換態様は第９表に
示される。

第　　９　　表 すなわちたとえば−例として、角度θＣ１においては、
レジスタＣＮＴ１２に記憶される値がｒ□」であるから
、波形データＤａ〜Ｄｃがそのまま波形データＥ　ａ　
−Ｅ　ｃとして出力される。波形データＥａ〜Ｅｃは波
形データＥａ〜Ｅｃをそれぞれ反転したデータである。

また角度θＣ２においては、レジスタＣＮＴ１２の値は
「４」であるから、波形データＤｃが波形データＥａと
して出力され、波形データＤａが波形データＥｂとして
出力され、波形データＤｂが波形データＥｃとして出力
される。

このように各角度θＣ１〜θＣ３においては、第９表に
示されるようにデータ変換回路３０は波形データＤａ〜
Ｄｃおよび波形データＤａ〜Ｄｃを、デコーダ２９から
のデータに基づいて異なる態様で波形データＥａ〜Ｅｃ
および波形データＥａ〜Ｅｃとして導出する。

このようにしてデータ変換回路３０によって１２０度分
の波形データＤａ〜Ｄａから１周期分の波形データＥａ
〜Ｅｃ、Ｅａ〜Ｅｃがデータ変換によって作成される。

したがって、波形データＥａ〜Ｅｃに基づいて動作され
るコンプレッサ４２の各コイル４２ａ〜４２ｃには、第
９図に示される３相交流を構成する正弦波Ｚ３ａ〜１３
ｃに近い電圧降下が生じる。

なお第９図において、正弦波ｆ３ａ〜１３ｃは波形デー
タＥａ〜Ｅｃに個別的に対応している９（ｄ）レジスタ
Ｃ０ＮＴの第４ビツトが「１」の場合（９０度分の波形
データがＲＯＭ２８に記憶されている場合） レジスタＣ０ＮＴの第４ビツトが「１」である場合には
、任意の角度分の波形データから１周期の出力信号が生
成される。以下、９０度分の波形データから１周期の出
力信号が生成される場合について、第１０図を参照して
説明する。このときレジスタＣＮＴ１２には、第１０表
に示されるような数値が各角度θｄ１〜θｄ４において
設定される。このレジスタＣＮＴ１２の数値が偶数、す
なわち第Ｏビットがｒ□、である場合には、マルチプレ
クサ２７はまずレジスタ５ＴＲＴに記憶される初期値デ
ータＦを導出する。これによってアドレス信号発生回路
２４の初期値はレジスタ５ＴＲＴに記憶される初期値デ
ータＦとなる。またアドレス信号発生回路２４はデコー
ダ２９からの信号によってアップカウンタとして機能し
、順次アドレス値をインクリメントしながら指定するこ
とになる。このときマルチプレクサ２７はレジスタＥＮ
Ｄの初期値データＦを導出するように切換わり、一致判
定回路２６ではアドレス信号発生回路２４からのアドレ
スデータとレジスタＥＮＤに記憶される初期値データＦ
とを比較する。この場合Ｃ＝はアドレス信号発生回路２
４によって所定の回数（たとえば各角度θｄ１〜θｄ４
を時分割する４８回）だけアドレスが指定されると、一
致判定回路２６の出力はたとえばハイレベルに変わる。

またレジスタＣＮＴ１２の第Ｏビットが「１」である場
合には、マルチプレクサ２７はまずレジスタＥＮＤに記
憶される初期値データＦをアドレス信号発生回路２４に
導出する。この場合にはデコーダ２９からの制御信号に
よってアドレス信号発生回路２４はダウンカウンタとし
て機能する。

アドレス信号発生回路２４によって４８回アドレスが指
定されると、マルチプレクサ２７から切換えられて導出
されているレジスタ５ＴＲＴの初期値データＦとアドレ
ス信号発生回路２４からのアドレスデータとが一致し、
一致判定回路２６の出力がハイレベルになる。

このようにしてＲＯＭ２８から出力される波形データＤ
ａ〜Ｄｃにはデータ変換回路３０によってデータの変換
が施される。すなわちデコーダ２９からはレジスタＣＮ
Ｔ１２の第３ビット〜第Ｏビットのデータが導出され、
これに基づいて前述したようにデータの変換が施される
。データ変換回路３０における変換態様は第１０表に示
される。

第　　ｌＯ表 すなわちたとえば−例として、角度θｄｌにおいては、
レジスタＣＮＴ１２に記憶される値がｒ　ＯＪであるか
ら、波形データＤａ〜Ｄｃがそのまま波形データＥａ〜
Ｅｃとして出力される。波形データＥａ〜Ｅｃは波形デ
ータＥ　ａ　−Ｅ　ｃをそれぞれ反転したデータである
。また角度θｄ２においては、レジスタＣＮＴ１２の値
は「５」であるから波形データＤａが波形データＥａと
して出力され、波形データＤｃが波形データＥｂとして
出力され、波形データＤｂが波形データＥｃとして出力
される。

このように各角度θｄ１〜θｄ４においては第１０表に
示されるようにデータ変換回路３０は波形データＤａ〜
Ｄｃおよび波形データＤａ〜Ｄｃを、デコーダ２９から
のデータに基づいて異なる態様で波形データＥａ〜Ｅｃ
および波形データＥａ〜Ｅｃとして導出する。

このようにしてデータ変換回路３０によって９０度分の
波形データＤａ〜Ｄｃから１周期分の波形データＥａ〜
Ｅｃ、Ｅａ〜Ｅｃがデータ変換によって作成される。

したがって、波形データＥａ〜Ｅｃに基づいて動作され
るコンプレッサ４２の各コイル４２ａ〜４２ｃには、第
１０図に示される３相交流を構成する正弦波１４ａ〜１
４ｃに近い電圧降下が生じる。なお第１０図において、
正弦波１４ａ−１４Ｃは波形データＥａ〜Ｅｃに個別的
に対応している。

（ｅ〉レジスタＣ０ＮＴ第４ビツトが「１」の場合（１
８０度分の波形データがＲＯＭ２８に記憶されている場
合） レジスタＣ０ＮＴ第４ビツトが１１」であり、１８０度
分の波形データから１周期の出力信号が生成される場合
について、第１１図を参照して説明する。このときレジ
スタＣＮＴ１２には、第１１表に示されるような数値が
各角度θｅｌ、θｅ２において設定される。このレジス
タＣＮＴ１２の数値は常に偶数であり、第Ｏビットが「
０」であるから、マルチプレクサ２７はまずレジスタ５
ＴＲＴに記憶される初期値データＦを導出する。

これによってアドレス信号発生回路２４の初期値はレジ
スタ５ＴＲＴに記憶される初期値データＦとなる。また
アドレス信号発生回路２４はデコーダ２９からの信号に
よってアップカウンタとして機能し、順次アドレス値を
インクリメントしながら指定することになる。このとき
マルチプレクサ２７はレジスタＥＮＤの初期値データＦ
を導出するように切換わり、一致判定回路２６ではアド
レス信号発生回路２４からのアドレスデータとレジスタ
ＥＮＤに記憶される初期値データＦとを比較する。この
場合にはアドレス信号発生回路２４によって所定の回数
（たとえば各角度θｅｌ、θｅ２を時分割する９６回〉
だけアドレスが指定されると、一致判定回路２６の出力
はたとえばハイレベルに変わる。

このようにしてＲＯＭ２８から出力される波形データＤ
ａ〜ＤＣにはデータ変換回路３０によってデータの変換
が施される。すなわちデコーダ２つからはレジスタＣＮ
Ｔ１２の第３ビツト〜第Ｏビツトのデータが導出され、
これに基づいて前述したようにデータの変換が施される
。データ変換回路３０における変換態様は第１１表に示
される。

（以下余白〉 第１１表 すなわち角度θｅ１においては、レジスタＣＮＴ１２に
記憶される値がｒ□、であるから、波形データＤ　ａ　
％　Ｄ　ｃがそのまま波形データＥａ〜Ｅｃとして出力
される。波形データＥａ〜ＥＣは波形データＥ　ａ　％
　Ｅ　ｃをそれぞれ反転したデータである。また角度θ
ｅ２においては、レジスタＣＮＴ１２の値は「６」であ
るから、波形データＤａが波形データＥａとして出力さ
れ、波形データＤｂが波形データＥｂとして出力され、
波形データＤＣが波形データＥｃとして出力される。

このように各期間θｅｌ、θｅ２においては第１１表に
示されるようにデータ変換回路３０は波形ターンＤａ〜
Ｄｃおよび波形データＤａ〜Ｄｃを、デコーダ２９から
のデータに基づいて異なる態様で波形データＥａ〜Ｅｃ
および波形データＥａ〜Ｅｃとして導出する。

このようにしてデータ変換回路３０によって１８０度分
の波形データＤａ〜Ｄｃから１周期分の波形データＥａ
〜Ｅｃ、Ｅａ〜Ｅｃがデータ変換によって作成される。

したがって、波形データＥａ〜Ｅｃに基づいて動作され
るコンプレッサ４２の各コイル４２ａ〜４２ｃには、第
１１図に示される三相交流をｎｔｔｃする正弦波ｆ５ａ
〜１’５ｃに近い電圧降下が生じる。なお第１１図にお
いて、正弦波１５ａ〜１５Ｃは波形データＥａ〜Ｅｃに
個別的に対応している。

■遅延動作 上述したように変換された波形データＥａ〜Ｅｃ、Ｅａ
〜Ｅｃは立上り遅延回路３１によって所望の遅延時間ｄ
でその立上りが遅延される。このような出力信号に遅延
を必要とする理由は、前述したパワートランジスタＴｒ
１〜Ｔｒ６はターンオフ時間が遅いので、たとえばトラ
ンジスタＴｒ１とＴｒ２との各ベースに相互に反転され
た信号が与えられた場合、−時的に双方のトランジスタ
Ｔｒｉ、Ｔｒ２が導通状態となる。これによってトラン
ジスタＴｒｉ、Ｔｒ２を介して過大な電流が流れてしま
うことがある。このような事態を防止するために立上り
遅延回路３１は波形データＥａ〜Ｅｃ、Ｅａ〜Ｅｃの立
上りを遅延している。

すなわち第１２図（１）に示されるように波形データＤ
ａ（第３表の波形データＤａ）がデータ変換回路３０に
出力された場合にはレジスタＣＮＴ１２の数値が「Ｏ」
である場合には、データ変換回路３１からは第１２図（
２）および第１２図（３）に示されるような波形デー、
りＥａおよび波形データＥａがそれぞれ出力される。

この波形データＥａおよび波形データＥａは立上り遅延
回路３１でその立上りだけが遅延時間ｄだけ遅延される
。立上り遅延回路３１からの出力信号Ｆａおよび出力信
号Ｆａは第１２図（４）および第１２図（５〉にそれぞ
れ示されるとおりである。

なお立上り遅延回路３１からの出力信号Ｆａ〜Ｆｃ、Ｆ
ａ　〜Ｆｃは出力回路３２によって２０．ｍＡの吸込み
電流で出力される。したがって出力端子Ｔ１〜Ｔ６から
は反転された信号が出力される。

出力端子ＴＩ、Ｔ２から出力される信号Ｐａ、Ｐａは第
１２図（６〉および第１２図（７）にそれぞれ示される
とおりである。前記信号Ｐａ、Ｐａはホトラプラ４０を
介して反転され、制御信号Ｒ１、Ｒ１となる。したがっ
て、前記制御信号Ｒ１゜Ｒ１は第１２図（４）および第
１２図（５）にそれぞれ示される出力信号Ｆａ、Ｆａに
対応し、トランジスタＴｒｉ、Ｔｒ２の同時導通が免れ
る。

信号発生回路２１においては、レジスタＣＯＮ丁の第３
ビツト〜第Ｏビツトは遅延時間ｄを設定するために設け
られている。遅延時間ｄとレジスタＣ０ＮＴの第３ビツ
ト〜第０ビ゛ツトとの値の関係は第１２表に示されると
おりである。

このように本実施例においては使用されるパワートラン
ジスタＴｒｌ〜Ｔｒ６の種類によって所望の遅延時間ｄ
を選択的に与えることができる。

このようにして端子Ｔ１〜Ｔ６から出力される信号Ｐａ
〜Ｐｃ、Ｐａ〜Ｐｃはホトカプラ４ｏを介してパワート
ランジスタＴｒｉ〜Ｔｒ６に与えられ、これによってコ
ンプレッサ４２に与えられる印加電圧を制御し、コンプ
レッサ４２における回転が制御される。

このように本実施例においては各レジスタに記憶される
初期値データＦに基づいてアドレスの指定データの変換
がハードウェアによって行われる。

したがってこのようなアドレスの指定およびデータの変
換のためのプログラムを作成する必要がなく、プログラ
ム作成の負担が大幅に軽減される。

しかもＣＰＵ３４の命令サイクルタイムがプログラムの
サブルーチンの長さに依存して波形に変化が生ずること
がないので、高精度の信号を出力することができる。し
たがってたとえば遅延時間ｄを最適な値に細かく設定す
るなどの信号処理を施すこともできる。

さらに、ライン切換スイッチによって、メモリーＣＰＵ
間およびメモリー波形発生回路間のデータ転送を転送す
べきデータの読出しのタイミングに応じて切換えるよう
に構成し、データバス占有の問題を解消しているので、
前記波形データおよび動作プログラムを同一のメモリに
ストアすることができる。したがって前記信号発生回路
の開発段階時におけるピギーバックによるスペース占有
量が軽減でき、その結果、プログラムおよびデータの作
成での負担が大幅に軽減される。

本実施例においては、モータを駆動する構成に関連して
説明しているけれども、このことは制限されることでは
ない。

発明の効果 以上のように本発明によれば、中央処理回路に関与する
ことなく、アドレス指定手段によって指定されたアドレ
スからメモリ上の波形データが読出されるので、前記波
形データを読出すためのプログラムを必要としない。ま
た読取られた波形データは信号処理手段によって信号処
理が施されるので、このような信号処理に関するプログ
ラムも必要としない、さらにアドレス指定手段および信
号処理手段は中央処理回路とは独立して設けられており
、高速度で実行することができるので、高精度のパルス
波形を有する信号を出力することができる。さらにまた
切換手段によって信号処理手段への波形データの読出し
および中央処理回路への動作プログラムの読出しを切換
えるので、前記波形データおよび動作プログラムを同一
のメモリに記憶することができる。

したがって、開発段階時からのプログラムの作成および
波形データなどの調整における負担を大幅に軽減するこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例である信号発生回路２１の簡
略化した構成を示すブロック図、第２図は信号発生回路
２１によってコンプレッサ４２の動作状態を制御する場
合の構成を示すブロック図、第３図は信号発生口Ｎ１２
１の具体的構成を示すブロック図、第４図は信号発生回
路２１の動作を説明するためのフローチャート、第５図
は波形データの作成に使用される３相交流および三角波
の波形を示す波形図、第６図は第５図の時間８１部分を
拡大して示す波形図、第７図は３０度分の波形データか
ら１周期分の信号を発生する信号の変換動作を説明する
ための３相交流の波形図、第８図は６０度分の波形デー
タから１周期分の信号を発生する信号の変換動作を説明
するための３相交流の波形図、第９図は１２０度分の波
形データから１周期分の信号を発生する信号の変換動作
を説明するための３相交流の波形図、第１０図は９０度
分の波形データから１周期分の信号を発生する信号の変
換動作を説明するための３相交流の波形図、第１１図は
１８０度分の波形データから１周期分の信号を発生する
信号の変換動作を説明するための３相交流の波形図、第
１２図は立上り遅延回路３１における遅延動作を説明す
るための波形図、第１３図は先行技術の信号発生回路１
の構成を示すブロック図、第１４図は先行技術の問題そ
解決するために考えられる信号発生回路１５の簡略化し
た構成を示すブロック図、第１５図は開発段階時でのＥ
ＰＲＯＭへのプログラム作成に用いられるピギーバック
５１の構成を示す斜視図である。 ２１・・・信号発生回路、２３・・・アップカウンタ、
２４・・・アドレス信号発生回路、２６・・一致判定回
路、２７・・・マルチプレクサ、２８・・・リードオン
リメモリ（ＲＯＭ）、２９・・・デコーダ、３０・・・
データ変換回路、３１・・・立上り遅延回路、３２・・
・出力回路、３４・・・中央処理回路（ＣＰＬＩ）、３
５・・・アドレス指定手段、３６・・・信号処理手段、
４０・・・ホトカプラ、４１・・・電源、４２・・・コ
ンプレッサ、４７ａ〜４７ｃ・・・ライン切換スイッチ
、Ｃ０ＮＴ。

Claims (1)

1. 【特許請求の範囲】 動作プログラムに基づいて、信号を処理する中央処理回
   路と、 前記中央処理回路にデータバスを介して接続され、出力
   する信号に関し基準となる初期値データが記憶される１
   つまたは複数のレジスタと、前記動作プログラム、およ
   び出力する信号に関する波形データが記憶されるメモリ
   と、 前記レジスタに記憶される初期値データに基づいて前記
   メモリに記憶される波形データのアドレスを指定するア
   ドレス指定手段と、 前記メモリからの波形データに応答し、前記レジスタに
   記憶される初期値データに基づいて、前記波形データに
   信号処理を施して、外部に信号を出力する信号処理手段
   と、 前記メモリから中央処理回路への動作プログラムの読出
   し、および前記メモリから信号処理手段への波形データ
   の読出しに対応して、中央処理回路とメモリとの間のデ
   ータバス、および信号処理手段とメモリとの間のデータ
   バスを切換える切換手段とを含むことを特徴とする信号
   発生回路。