JPH0218031B2 - - Google Patents
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- JPH0218031B2 JPH0218031B2 JP55125830A JP12583080A JPH0218031B2 JP H0218031 B2 JPH0218031 B2 JP H0218031B2 JP 55125830 A JP55125830 A JP 55125830A JP 12583080 A JP12583080 A JP 12583080A JP H0218031 B2 JPH0218031 B2 JP H0218031B2
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- Japan
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- phase
- inverter
- output
- circuit
- control signals
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
- H02M1/084—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters using a control circuit common to several phases of a multi-phase system
- H02M1/0845—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters using a control circuit common to several phases of a multi-phase system digitally controlled (or with digital control)
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
- H02M7/53871—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
- H02M7/53873—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with digital control
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
本発明はスイツチング素子を正弦波近似パルス
幅変調によりオン、オフさせて交流出力を得るイ
ンバータに係り、特には交流電動機の回転速度制
御に好適するインバータの制御装置に関する。
幅変調によりオン、オフさせて交流出力を得るイ
ンバータに係り、特には交流電動機の回転速度制
御に好適するインバータの制御装置に関する。
交流電動機の回転速度制御を行なうインバータ
の出力波形は正弦波になすことが望ましく、従来
より種々の波形改善策を施こしたインバータが供
されている。
の出力波形は正弦波になすことが望ましく、従来
より種々の波形改善策を施こしたインバータが供
されている。
第１図は一般的なインバータ主回路１を示すも
ので、三相ブリツジ回路の各アームにスイツチン
グ素子たるトランジスタTr1乃至Tr6を設けて成
り、各トランジスタTr1乃至Tr6を所定の制御信
号M0によりオン、オフさせることによつて直流
電源Ｅからの直流出力をスイツチングし、以て出
力端子Ｕ，Ｖ，Ｗから交流出力を得るようになつ
ている。
ので、三相ブリツジ回路の各アームにスイツチン
グ素子たるトランジスタTr1乃至Tr6を設けて成
り、各トランジスタTr1乃至Tr6を所定の制御信
号M0によりオン、オフさせることによつて直流
電源Ｅからの直流出力をスイツチングし、以て出
力端子Ｕ，Ｖ，Ｗから交流出力を得るようになつ
ている。
第２図は前記制御信号M0を得るためのPWM
（パルス幅変調）方式制御回路の従来構成を示す
ブロツク図であり、また、第３図は第２図の制御
回路の各部波形図である。第２図中、２はインバ
ータ主回路１の出力周波数を設定するための設定
回路で、これは調節可能な速度設定電圧VNを出
力する。３は速度設定電圧VNに比例した周波数
信号を出力する電圧―周波数変換器で、その周波
数信号に依存してインバータ主回路１の設定周波
数が決定される。４は補正回路で、これは入力
された速度設定電圧VNに応じてインバータ主回
路１の出力電圧V0がその設定周波数と所定の
比関係になるように制御する。５は電圧−周波数
変換器３及び補正回路４からの各信号によつて三
相正弦波の振幅変調を行なう振幅変調回路で、こ
れは第３図ａに示すような正弦波状の信号S1を出
力する。この信号S1は三角波発生回路６からの三
角信号S2（第３図ａ参照）と比較回路７で比較さ
れ、その結果として第３図ｂに示すようなパルス
例の制御信号M0が得られる。そして、前記第１
図のトランジスタTr1，Tr2，Tr3に制御信号M0
を直接的に与え、且つトランジスタTr4，Tr5，
Tr6に制御信号M0を位相反転させて与えること
により、例えば直流電源Ｅの仮想中性点と出力端
子Ｕとの間に第３図ｃ中８で示すようなパルス列
状の出力を得、この出力は第３図ｃ中９で示すよ
うな正弦波近似出力となる。しかしながら、この
出力波形は、信号S1及びS2が非同期であるため不
安定になる欠点がある。
（パルス幅変調）方式制御回路の従来構成を示す
ブロツク図であり、また、第３図は第２図の制御
回路の各部波形図である。第２図中、２はインバ
ータ主回路１の出力周波数を設定するための設定
回路で、これは調節可能な速度設定電圧VNを出
力する。３は速度設定電圧VNに比例した周波数
信号を出力する電圧―周波数変換器で、その周波
数信号に依存してインバータ主回路１の設定周波
数が決定される。４は補正回路で、これは入力
された速度設定電圧VNに応じてインバータ主回
路１の出力電圧V0がその設定周波数と所定の
比関係になるように制御する。５は電圧−周波数
変換器３及び補正回路４からの各信号によつて三
相正弦波の振幅変調を行なう振幅変調回路で、こ
れは第３図ａに示すような正弦波状の信号S1を出
力する。この信号S1は三角波発生回路６からの三
角信号S2（第３図ａ参照）と比較回路７で比較さ
れ、その結果として第３図ｂに示すようなパルス
例の制御信号M0が得られる。そして、前記第１
図のトランジスタTr1，Tr2，Tr3に制御信号M0
を直接的に与え、且つトランジスタTr4，Tr5，
Tr6に制御信号M0を位相反転させて与えること
により、例えば直流電源Ｅの仮想中性点と出力端
子Ｕとの間に第３図ｃ中８で示すようなパルス列
状の出力を得、この出力は第３図ｃ中９で示すよ
うな正弦波近似出力となる。しかしながら、この
出力波形は、信号S1及びS2が非同期であるため不
安定になる欠点がある。
以上のように従来ではアナログ回路とデジタル
回路とを混成したインバータ制御回路を用いる構
成としているが、この構成では、アナログ回路特
有のオフセツト調整、ドリフト対策等の面倒な問
題点を考慮する必要がある。また、マイクロコン
ピユータ等とのインターフエースを行なう場合に
は、制御回路をワンチツプのLSIで構成すること
が望ましいが、アナログ回路とデジタル回路との
モノリシツクLSI化に際しては夫々共存せず、ハ
イブリツトIC化せざるを得ない問題点がある。
このため、リードオンリイメモリ（以下ROMと
称す）に記憶させたデジタル量の情報により制御
信号を得るPWM方式インバータ制御回路を設
け、以て該制御回路をワンチツプLSI化する構成
も考えられているが、この構成では電動機の速度
設定を多段階にわたつて行なおうとする場合に、
各速度設定値に対応した多種類の制御信号を
ROMに記憶させねばならず、従つて該ROMを
多数個設けたり、或は大容量のものを設ける必要
があつた価格の高騰を来たすという不具合があ
る。
回路とを混成したインバータ制御回路を用いる構
成としているが、この構成では、アナログ回路特
有のオフセツト調整、ドリフト対策等の面倒な問
題点を考慮する必要がある。また、マイクロコン
ピユータ等とのインターフエースを行なう場合に
は、制御回路をワンチツプのLSIで構成すること
が望ましいが、アナログ回路とデジタル回路との
モノリシツクLSI化に際しては夫々共存せず、ハ
イブリツトIC化せざるを得ない問題点がある。
このため、リードオンリイメモリ（以下ROMと
称す）に記憶させたデジタル量の情報により制御
信号を得るPWM方式インバータ制御回路を設
け、以て該制御回路をワンチツプLSI化する構成
も考えられているが、この構成では電動機の速度
設定を多段階にわたつて行なおうとする場合に、
各速度設定値に対応した多種類の制御信号を
ROMに記憶させねばならず、従つて該ROMを
多数個設けたり、或は大容量のものを設ける必要
があつた価格の高騰を来たすという不具合があ
る。
本発明は上記事情に鑑みてなされたものであ
り、その目的は、インバータの出力電圧波形が不
安定になる虞がないと共に、全体をワンチツプの
LSIで構成することが可能になつてマイクロコン
ピユータ等とのインターフエースを理想的に行な
い得、しかも記憶素子に記憶させる必要情報量を
減らすことができ、以て該記憶素子の数或は容量
を小になし得て価格の高騰を来たす虞がないイン
バータの制御装置を提供するにある。
り、その目的は、インバータの出力電圧波形が不
安定になる虞がないと共に、全体をワンチツプの
LSIで構成することが可能になつてマイクロコン
ピユータ等とのインターフエースを理想的に行な
い得、しかも記憶素子に記憶させる必要情報量を
減らすことができ、以て該記憶素子の数或は容量
を小になし得て価格の高騰を来たす虞がないイン
バータの制御装置を提供するにある。
以下本発明の一実施例を第４図乃至第８図並び
に前記第１図を参照しながら説明する。
に前記第１図を参照しながら説明する。
第４図において、１０はインバータ主回路１の
出力周波数ｔを設定するためのBCD（２進化10進
法）信号S3を出力する速度設定回路で、その
BCD信号S3が記憶素子たるROM（リードオンリ
イメモリ）１１及び読み出しクロツク発生回路た
るレートマルチプライヤ１２に与えられる。この
レートマルチプライヤ１２は、インバータ主回路
１の出力電圧V0が前記設定周波数と所定の比
関係となるように制御するためのもので、BCD
信号S3に対応した分周比でクロツク信号S4を変化
させてこれを第１のクロツク信号として出力す
る。前記ROM１１には、インバータ主回路１の
設定周波数に対応した電圧波形を得るために予
め計算された論理パターンのパルス幅変調用の制
御信号Ｍをインバータ出力電圧の大きさ毎に記憶
させてあり、このROM１１は、第５図のアドレ
ス割付けマツプに示す如く、D0〜D7の夫々８ビ
ツト（256ワード）より成る各ブロツクの一群を
一つのアドレス群としてB0〜B7の８アドレス群
の容量を有する。そして、第６図にはインバータ
出力電圧V0のＵ，Ｖ，Ｗ各相波形の半周期（電
気角で180゜）が示されており、前記ROM１１の
所定アドレスには第６図中実線Ａ，Ｂ，Ｃで示し
た部分の出力電圧V0に対応した制御信号Ｍが記
憶されている。即ち、制御信号Ｍとしては三相イ
ンバータの各相出力電圧波形のうち同一位相の電
圧波形の電気角で夫々30゜分ずつ、つまり単相に
換算した場合電気角で90゜相当分だけが、上記角
度領域の全域に渡つて量子化された状態で記憶さ
れており、また、BCD信号S3を受けるデータセ
レクタ１３によつてROM１１のD0〜D2及びD4〜
D6の各３ブロツクずつの何れか一方を選択的に
有効化するようにしており、従つて、ROM１１
の１アドレス群当り２種類の制御信号Ｍを記憶で
き、該ROM１１全体で16種類の速度設定に対応
した制御信号Ｍを記憶できる。
出力周波数ｔを設定するためのBCD（２進化10進
法）信号S3を出力する速度設定回路で、その
BCD信号S3が記憶素子たるROM（リードオンリ
イメモリ）１１及び読み出しクロツク発生回路た
るレートマルチプライヤ１２に与えられる。この
レートマルチプライヤ１２は、インバータ主回路
１の出力電圧V0が前記設定周波数と所定の比
関係となるように制御するためのもので、BCD
信号S3に対応した分周比でクロツク信号S4を変化
させてこれを第１のクロツク信号として出力す
る。前記ROM１１には、インバータ主回路１の
設定周波数に対応した電圧波形を得るために予
め計算された論理パターンのパルス幅変調用の制
御信号Ｍをインバータ出力電圧の大きさ毎に記憶
させてあり、このROM１１は、第５図のアドレ
ス割付けマツプに示す如く、D0〜D7の夫々８ビ
ツト（256ワード）より成る各ブロツクの一群を
一つのアドレス群としてB0〜B7の８アドレス群
の容量を有する。そして、第６図にはインバータ
出力電圧V0のＵ，Ｖ，Ｗ各相波形の半周期（電
気角で180゜）が示されており、前記ROM１１の
所定アドレスには第６図中実線Ａ，Ｂ，Ｃで示し
た部分の出力電圧V0に対応した制御信号Ｍが記
憶されている。即ち、制御信号Ｍとしては三相イ
ンバータの各相出力電圧波形のうち同一位相の電
圧波形の電気角で夫々30゜分ずつ、つまり単相に
換算した場合電気角で90゜相当分だけが、上記角
度領域の全域に渡つて量子化された状態で記憶さ
れており、また、BCD信号S3を受けるデータセ
レクタ１３によつてROM１１のD0〜D2及びD4〜
D6の各３ブロツクずつの何れか一方を選択的に
有効化するようにしており、従つて、ROM１１
の１アドレス群当り２種類の制御信号Ｍを記憶で
き、該ROM１１全体で16種類の速度設定に対応
した制御信号Ｍを記憶できる。
しかして以下においては、前述したインバータ
出力電圧波形の30゜（電気角）分ずつ合計90゜に相
当する制御信号Ｍにより第６図に二点鎖線で示す
ような各波形を得る手段についてその作用と共に
説明する。尚、この場合、ROM１１の第１アド
レス群B0におけるD0，D1，D2の各ブロツクに
夫々Ｕ，Ｖ，Ｗ相に対応した制御信号MA，MB，
MC（第７図参照）が夫々記憶されている。即ち、
速度設定回路１０から制御信号MA，MB，MCに
対応したBCD信号S3が出力されると、データセ
レクタ１３がROM１１の各ブロツクD0，D1，D2
からの読み出し信号を夫々出力端子P1，P2，P3
から出力し得る状態になされる。これと同時に、
ROM１１にBCD信号S3が入力されてROM１１
の第１アドレス群B0がアドレス指定されると共
に、レートマルチプライヤ１２を経たクロツク信
号S4をカウントするバイナリー・アツプダウンカ
ウンタ（以下Ｕ／Ｄカウンタと称する）１４から
の計数信号S5がROM１１に順次入力され、この
計数信号S5によりROM１１の第１アドレス群B0
内の各アドレスが次々とアドレス指定される。
尚、上記Ｕ／Ｄカウンタ１４は、具体的には第８
図に示す構成になつている。つまり、２個のアツ
プダウンカウンタ１４ａ，１４ｂがカウント・ア
ツプして各計数値が「1111」及び「111」になる
と、フリツプフロツプ１４ｃが反転し、その反転
出力によりアツプダウンカウンタ１４ａ，１４ｂ
がダウンカウンタとして機能するように切換わ
り、この後アツプダウンカウンタ１４ａ，１４ｂ
がカウント・ダウンして各計数値が「0000」及び
「000」になると、フリツプフロツプ１４ｃが反転
し、その反転出力によりアツプダウンカウンタ１
４ａ，１４ｂがアツプ・カウンタとして機能する
ように切換わり、以後は上述の動作が繰返され
る。従つて、ROM１１の第１アドレス群B0の記
憶内容が順方向即ち下位番地から上位番地へ向か
つて読み出された後に、今度は逆方向即ち上位番
地から下位番地へ向かつて読み出される。そし
て、この場合にはデータセレクタ１３がROM１
１の各ブロツクD0，D1，D2のみを有効化してお
り、従つて各ブロツクD0，D1，D2に記憶された
前記制御信号MA，MB，MCが順方向及び逆方向
に交互に読み出される。また、Ｕ／Ｄカウンタ１
４は、第８図から理解されるように、フリツプフ
ロツプ１４ｃが反転する毎にそのOR回路１４ｄ
からクロツク信号S6を出力する。従つて、このク
ロツク信号S6は、ROM１１からの制御信号MA，
MB，MCの読み出しが完了する毎に、換言すれば
インバータ出力波形の位相が電気角で30゜進む毎
に１個出力される。１５は上記クロツク信号S6を
受ける12チヤンネルデコーダで、これはクロツク
信号S6を受ける毎に、即ちインバータ出力波形の
位相が電気角で30゜進む毎に12個の出力端子CH0
乃至CH11から順繰りに論理値「１」信号を出力
する動作を行ない、斯ような動作を前記位相が１
周期（電気角で360゜）進む毎に反復して行なう。
出力電圧波形の30゜（電気角）分ずつ合計90゜に相
当する制御信号Ｍにより第６図に二点鎖線で示す
ような各波形を得る手段についてその作用と共に
説明する。尚、この場合、ROM１１の第１アド
レス群B0におけるD0，D1，D2の各ブロツクに
夫々Ｕ，Ｖ，Ｗ相に対応した制御信号MA，MB，
MC（第７図参照）が夫々記憶されている。即ち、
速度設定回路１０から制御信号MA，MB，MCに
対応したBCD信号S3が出力されると、データセ
レクタ１３がROM１１の各ブロツクD0，D1，D2
からの読み出し信号を夫々出力端子P1，P2，P3
から出力し得る状態になされる。これと同時に、
ROM１１にBCD信号S3が入力されてROM１１
の第１アドレス群B0がアドレス指定されると共
に、レートマルチプライヤ１２を経たクロツク信
号S4をカウントするバイナリー・アツプダウンカ
ウンタ（以下Ｕ／Ｄカウンタと称する）１４から
の計数信号S5がROM１１に順次入力され、この
計数信号S5によりROM１１の第１アドレス群B0
内の各アドレスが次々とアドレス指定される。
尚、上記Ｕ／Ｄカウンタ１４は、具体的には第８
図に示す構成になつている。つまり、２個のアツ
プダウンカウンタ１４ａ，１４ｂがカウント・ア
ツプして各計数値が「1111」及び「111」になる
と、フリツプフロツプ１４ｃが反転し、その反転
出力によりアツプダウンカウンタ１４ａ，１４ｂ
がダウンカウンタとして機能するように切換わ
り、この後アツプダウンカウンタ１４ａ，１４ｂ
がカウント・ダウンして各計数値が「0000」及び
「000」になると、フリツプフロツプ１４ｃが反転
し、その反転出力によりアツプダウンカウンタ１
４ａ，１４ｂがアツプ・カウンタとして機能する
ように切換わり、以後は上述の動作が繰返され
る。従つて、ROM１１の第１アドレス群B0の記
憶内容が順方向即ち下位番地から上位番地へ向か
つて読み出された後に、今度は逆方向即ち上位番
地から下位番地へ向かつて読み出される。そし
て、この場合にはデータセレクタ１３がROM１
１の各ブロツクD0，D1，D2のみを有効化してお
り、従つて各ブロツクD0，D1，D2に記憶された
前記制御信号MA，MB，MCが順方向及び逆方向
に交互に読み出される。また、Ｕ／Ｄカウンタ１
４は、第８図から理解されるように、フリツプフ
ロツプ１４ｃが反転する毎にそのOR回路１４ｄ
からクロツク信号S6を出力する。従つて、このク
ロツク信号S6は、ROM１１からの制御信号MA，
MB，MCの読み出しが完了する毎に、換言すれば
インバータ出力波形の位相が電気角で30゜進む毎
に１個出力される。１５は上記クロツク信号S6を
受ける12チヤンネルデコーダで、これはクロツク
信号S6を受ける毎に、即ちインバータ出力波形の
位相が電気角で30゜進む毎に12個の出力端子CH0
乃至CH11から順繰りに論理値「１」信号を出力
する動作を行ない、斯ような動作を前記位相が１
周期（電気角で360゜）進む毎に反復して行なう。
さて、前記制御信号MA，MB，MCにより得ら
れるインバータ出力電圧の各相波形Ａ，Ｂ，Ｃ
（第６図中実線で示す）は、ROM１１内に記憶
した制御信号MA，MB，MCを順方向に読み出し
た場合のものであり、これを逆方向に読み出した
ときの制御信号（これを負符号を付した−MA，−
MB，−MCとして表わす）により得られる各相波
形は夫々第６図中二点鎖線で示す−Ａ，−Ｂ，−Ｃ
のようになる。また、上記各制御信号MA，MB，
MC，−MA，−MB，−MCを第４図の反転回路１６，
１７，１８により位相反転させたときの各制御信
号（これらを夫々A，B，C，−A，−B，−
ＭCで表わす）により得られる各相波形は夫々第
６図中二点鎖線で示す，，，−，−，−
Ｃのようになる。従つて、各制御信号MA，MB，
MC，−MA，−MB，−MC，A，B，C，−A，−
ＭB，−Cを出力電圧波形の位相30゜毎に合成した
信号により第１図中のトランジスタTr1〜Tr6を
スイツチングさせるようにすれば、その出力電圧
波形を第６図に示すような正弦波に近似させ得
る。上記のような各制御信号MA乃至−Cの合成
を行なうのが波形合成回路１９である。この波形
合成回路１９は、データセレクタ１３の各出力端
子P1，P2，P3から夫々出力される制御信号MA，
MB，MC，−MA，−MB，−MCを受けると共に、反
転回路１６，１７，１８を介して制御信号A，
ＭB，C，−A，−B，−Cを受け、同時に12チ
ヤンネルデコーダ１５からの信号を受けるように
なつており、この信号に基づいてインバータ出力
電圧の位相が30゜進む毎に上記各制御信号MA，乃
至−MCのうち所定のものを出力端子U0，V0，
W0から出力する。この波形合成回路１９から出
力されるインバータ出力電圧波形１周期分の制御
信号MA乃至−Cの順番は具体的には下記の通り
である。即ち、出力端子U0からはMA，−MB，
Ｃ，−C，MB，−MA，A，−B，MC，−MC，
Ｂ，−A、出力端子V0からは、MC，−MC，B，−
ＭA，MA，−MB，C，−C，MB，−MA，A，−
ＭB、出力端子W0からはMB，−MA，A，−B，
MC，−MC，B，−A，MA，−MB，C，−Cの
各制御信号インバータ出力電圧の位相が電気角で
30゜進む毎に順次出力される。そして、上記のよ
うに出力される制御信号MA乃至−Cを、第１図
のTr1，Tr2，Tr3に直接的に与え、且つトランジ
スタTr4，Tr5，Tr6に反転回路２０，２１，２２
を介して与えることにより、インバータ主回路１
の出力端子Ｕ，Ｖ，Ｗから第６図に示すような三
相正弦波出力が得られる。
れるインバータ出力電圧の各相波形Ａ，Ｂ，Ｃ
（第６図中実線で示す）は、ROM１１内に記憶
した制御信号MA，MB，MCを順方向に読み出し
た場合のものであり、これを逆方向に読み出した
ときの制御信号（これを負符号を付した−MA，−
MB，−MCとして表わす）により得られる各相波
形は夫々第６図中二点鎖線で示す−Ａ，−Ｂ，−Ｃ
のようになる。また、上記各制御信号MA，MB，
MC，−MA，−MB，−MCを第４図の反転回路１６，
１７，１８により位相反転させたときの各制御信
号（これらを夫々A，B，C，−A，−B，−
ＭCで表わす）により得られる各相波形は夫々第
６図中二点鎖線で示す，，，−，−，−
Ｃのようになる。従つて、各制御信号MA，MB，
MC，−MA，−MB，−MC，A，B，C，−A，−
ＭB，−Cを出力電圧波形の位相30゜毎に合成した
信号により第１図中のトランジスタTr1〜Tr6を
スイツチングさせるようにすれば、その出力電圧
波形を第６図に示すような正弦波に近似させ得
る。上記のような各制御信号MA乃至−Cの合成
を行なうのが波形合成回路１９である。この波形
合成回路１９は、データセレクタ１３の各出力端
子P1，P2，P3から夫々出力される制御信号MA，
MB，MC，−MA，−MB，−MCを受けると共に、反
転回路１６，１７，１８を介して制御信号A，
ＭB，C，−A，−B，−Cを受け、同時に12チ
ヤンネルデコーダ１５からの信号を受けるように
なつており、この信号に基づいてインバータ出力
電圧の位相が30゜進む毎に上記各制御信号MA，乃
至−MCのうち所定のものを出力端子U0，V0，
W0から出力する。この波形合成回路１９から出
力されるインバータ出力電圧波形１周期分の制御
信号MA乃至−Cの順番は具体的には下記の通り
である。即ち、出力端子U0からはMA，−MB，
Ｃ，−C，MB，−MA，A，−B，MC，−MC，
Ｂ，−A、出力端子V0からは、MC，−MC，B，−
ＭA，MA，−MB，C，−C，MB，−MA，A，−
ＭB、出力端子W0からはMB，−MA，A，−B，
MC，−MC，B，−A，MA，−MB，C，−Cの
各制御信号インバータ出力電圧の位相が電気角で
30゜進む毎に順次出力される。そして、上記のよ
うに出力される制御信号MA乃至−Cを、第１図
のTr1，Tr2，Tr3に直接的に与え、且つトランジ
スタTr4，Tr5，Tr6に反転回路２０，２１，２２
を介して与えることにより、インバータ主回路１
の出力端子Ｕ，Ｖ，Ｗから第６図に示すような三
相正弦波出力が得られる。
尚、上記実施例ではROM１１に電気角で30゜相
当分ずつの制御信号MA，MB，MCを記憶させる
ようにしたが、インバータ主回路１の各相出力電
圧波形のうち同一位相の電圧波形の電気角で60゜
分ずつの角度領域に相当する各相用制御信号を記
憶させるようにしても良く、この場合には、１２
チヤンネルデコーダ１５に代えて６個の出力端子
を有した６チヤンネルデコーダを用いることによ
り上記各相用制御信号を60゜相当分ずつ読み出す
ようにすれば良い。
当分ずつの制御信号MA，MB，MCを記憶させる
ようにしたが、インバータ主回路１の各相出力電
圧波形のうち同一位相の電圧波形の電気角で60゜
分ずつの角度領域に相当する各相用制御信号を記
憶させるようにしても良く、この場合には、１２
チヤンネルデコーダ１５に代えて６個の出力端子
を有した６チヤンネルデコーダを用いることによ
り上記各相用制御信号を60゜相当分ずつ読み出す
ようにすれば良い。
本発明によれば、以上の説明から理解されるよ
うに次に述べる効果が得られる。
うに次に述べる効果が得られる。
即ち、スイツチング素子をオン、オフさせるた
めの制御信号を論理パターンで形成するようにし
たから、装置全体をデジタル回路化し得てこれを
ワンチツプLSIで構成することが可能になり、以
てマイクロコンピユータ等とのインターフエース
を理想的に行ない得る。また、記憶素子には、単
相の場合であつても90゜相当分の制御信号のみを
記憶させるだけであつて、その必要記憶情報量を
減らすことができ、以て記憶素子の数或は容量を
小になし得て価格の高騰を来たす虞がない。さら
に、アツプダウンカウンタにより読み出した記憶
素子の記憶内容は、該アツプダウンカウンタと同
期したデコーダからの出力に基づいて１周期分の
制御信号に合成される構成であるから、各信号の
同期をとることができてインバータの出力電圧波
形が不安定になる虞がない。
めの制御信号を論理パターンで形成するようにし
たから、装置全体をデジタル回路化し得てこれを
ワンチツプLSIで構成することが可能になり、以
てマイクロコンピユータ等とのインターフエース
を理想的に行ない得る。また、記憶素子には、単
相の場合であつても90゜相当分の制御信号のみを
記憶させるだけであつて、その必要記憶情報量を
減らすことができ、以て記憶素子の数或は容量を
小になし得て価格の高騰を来たす虞がない。さら
に、アツプダウンカウンタにより読み出した記憶
素子の記憶内容は、該アツプダウンカウンタと同
期したデコーダからの出力に基づいて１周期分の
制御信号に合成される構成であるから、各信号の
同期をとることができてインバータの出力電圧波
形が不安定になる虞がない。
第１図は一般的なインバータ主回路を示す結線
図、第２図は従来例を説明するためのブロツク
図、第３図は主として第２図の各部の信号波形を
示す図である。また、第４図乃至第８図は本発明
の一実施例に関するもので、第４図は全体のブロ
ツク図、第５図はROMのアドレス割付を説明す
るための図、第６図はインバータ出力電圧波形の
半周期分を示す図、第７図はROMに記憶された
制御信号のパターンを示す図、第８図はバイナリ
ー・アツプダウンカウンタの具体回路を示すブロ
ツク図である。 図中、Tr1〜Tr6はトランジスタ（スイツチン
グ素子）、１はインバータ主回路、１０は速度設
定回路、１１はリードオンリイメモリ（記憶素
子）、１２はレートマルチプライヤ（読み出しク
ロツク発生回路）、１３はデータセレクタ、１４
はアツプダウンカウンタ、１５は12チヤンネルデ
コーダ、１９は波形合成回路である。
図、第２図は従来例を説明するためのブロツク
図、第３図は主として第２図の各部の信号波形を
示す図である。また、第４図乃至第８図は本発明
の一実施例に関するもので、第４図は全体のブロ
ツク図、第５図はROMのアドレス割付を説明す
るための図、第６図はインバータ出力電圧波形の
半周期分を示す図、第７図はROMに記憶された
制御信号のパターンを示す図、第８図はバイナリ
ー・アツプダウンカウンタの具体回路を示すブロ
ツク図である。 図中、Tr1〜Tr6はトランジスタ（スイツチン
グ素子）、１はインバータ主回路、１０は速度設
定回路、１１はリードオンリイメモリ（記憶素
子）、１２はレートマルチプライヤ（読み出しク
ロツク発生回路）、１３はデータセレクタ、１４
はアツプダウンカウンタ、１５は12チヤンネルデ
コーダ、１９は波形合成回路である。
Claims (1)
- １ 三相のインバータ主回路を構成するスイツチ
ング素子をパルス幅変調用の各相用制御信号によ
りオン、オフさせて正弦波近似交流電圧を得るイ
ンバータにおいて、前記インバータ主回路の出力
周波数を設定するための複数のデジタル信号を出
力する速度設定回路と、前記インバータ主回路か
ら出力される各相出力電圧の大きさに対応して予
め計算された論理パターンから成り且つ前記イン
バータ主回路の出力電圧波形を電気角で90゜また
は180゜分得るための前記各相用制御信号をその1/
３の角度領域について量子化した状態で記憶して
いる記憶素子と、前記速度設定回路からのデジタ
ル信号に応じた速度のカウントアツプ動作及びカ
ウントダウン動作を交互に行うことによつて前記
記憶素子に記憶された角度領域分ずつの各相用制
御信号を下位番地と上位番地との間で往復しなが
ら読み出すアツプダウンカウンタと、このアツプ
ダウンカウンタにより読み出される前記各相用制
御信号が直接並びに位相反転されて入力されるよ
うに設けられこれらが30゜若しくは60゜分入力され
る毎にその30゜若しくは60゜分ずつの制御信号を予
め定められた順序に従い前記インバータ主回路に
出力することにより一周期分の出力電圧波形が順
次得られるように制御する波形合成回路とから成
るインバータの制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12583080A JPS573582A (en) | 1980-06-05 | 1980-09-10 | Controller for inverter |
| US06/268,247 US4356544A (en) | 1980-06-05 | 1981-05-29 | Apparatus for controlling an inverter main circuit |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7839280 | 1980-06-05 | ||
| JP12583080A JPS573582A (en) | 1980-06-05 | 1980-09-10 | Controller for inverter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS573582A JPS573582A (en) | 1982-01-09 |
| JPH0218031B2 true JPH0218031B2 (ja) | 1990-04-24 |
Family
ID=55747931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12583080A Granted JPS573582A (en) | 1980-06-05 | 1980-09-10 | Controller for inverter |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4356544A (ja) |
| JP (1) | JPS573582A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4471285A (en) * | 1980-03-19 | 1984-09-11 | Fujitsu Fanuc Limited | System for variable speed operation of induction motors |
| JPS5746677A (en) * | 1980-09-01 | 1982-03-17 | Toshiba Corp | Invertor controlling circuit |
| JPS57199489A (en) * | 1981-05-29 | 1982-12-07 | Hitachi Ltd | Controller for induction motor |
| US4511956A (en) * | 1981-11-30 | 1985-04-16 | Park-Ohio Industries, Inc. | Power inverter using separate starting inverter |
| US4559485A (en) * | 1981-08-31 | 1985-12-17 | Kollmorgen Technologies Corporation | Control systems for AC induction motors |
| US4507722A (en) * | 1981-11-30 | 1985-03-26 | Park-Ohio Industries, Inc. | Method and apparatus for controlling the power factor of a resonant inverter |
| JPS5980186A (ja) | 1982-10-26 | 1984-05-09 | Fanuc Ltd | モ−タのロ−タ位置検出回路 |
| JPS5992776A (ja) * | 1982-11-17 | 1984-05-29 | Mitsubishi Electric Corp | パルス幅変調インバ−タ装置の変調波発生回路 |
| JPS59169368A (ja) * | 1983-03-12 | 1984-09-25 | Toshiba Corp | インバ−タ制御装置 |
| DE3313120A1 (de) * | 1983-04-12 | 1984-10-18 | Danfoss As | Digitale steuereinrichtung fuer einen wechselrichter |
| JPS6014693U (ja) * | 1983-07-05 | 1985-01-31 | 株式会社東芝 | インバ−タ制御回路 |
| JPS6158476A (ja) * | 1984-08-30 | 1986-03-25 | Mitsubishi Electric Corp | インバ−タの制御回路 |
| GB2186127B (en) * | 1986-01-11 | 1990-03-21 | Hitachi Ltd | Apparatus for controlling power transducers |
| JPH0669305B2 (ja) * | 1986-03-05 | 1994-08-31 | サンケン電気株式会社 | インバータによるモータ制御装置 |
| JPS62260563A (ja) * | 1986-03-15 | 1987-11-12 | Daikin Ind Ltd | インバ−タ波形生成回路 |
| US4875000A (en) * | 1986-11-26 | 1989-10-17 | The Babcock & Wilcox Company | Current fault detection system and method for AC controller |
| JPH0681513B2 (ja) * | 1987-11-12 | 1994-10-12 | 株式会社東芝 | Ｐｗｍ制御装置 |
| JPH0433584A (ja) * | 1990-05-30 | 1992-02-04 | Toshiba Corp | すべり検出装置およびこれを用いた圧縮機の制御装置 |
| US5229700A (en) * | 1992-04-24 | 1993-07-20 | General Electric Company | Calibration of signal feedback through VCO's |
| US5506484A (en) * | 1994-06-10 | 1996-04-09 | Westinghouse Electric Corp. | Digital pulse width modulator with integrated test and control |
| FR2726134B1 (fr) * | 1994-10-19 | 1997-01-03 | Physic Plus Sarl | Onduleur a interrupteurs commandes permettant la visualisation et la selection des etapes de conversion |
| FR2746986B1 (fr) * | 1996-03-29 | 1998-04-24 | Sgs Thomson Microelectronics | Circuit de production d'impulsions |
| US20060268975A1 (en) * | 2005-05-13 | 2006-11-30 | Bors Douglas A | Pulse width modulation (PWM) utilizing a randomly generated pattern subsequently modified to create desired control characteristics |
| JP5843673B2 (ja) * | 2012-03-16 | 2016-01-13 | 株式会社三社電機製作所 | 無停電電源装置及びその同期制御方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2829793A1 (de) * | 1978-07-06 | 1980-01-17 | Siemens Ag | Steuersatz fuer einen stromrichter |
| JPS6018198B2 (ja) * | 1978-12-06 | 1985-05-09 | 株式会社東芝 | インバ−タの制御装置 |
-
1980
- 1980-09-10 JP JP12583080A patent/JPS573582A/ja active Granted
-
1981
- 1981-05-29 US US06/268,247 patent/US4356544A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS573582A (en) | 1982-01-09 |
| US4356544A (en) | 1982-10-26 |
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