JPH03254133A - 電荷検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、固体撮像装置に用いることができる電荷検出
装置に関するものである。

従来の技術 近年、固体撮像装置の実用化に伴なって電荷検出装置に
対する要求が多くなってきている。たとえば、電荷検出
装置のリセットトランジスタに加えるリセットパルスの
基準電位の無調整化もその一つである。

従来技術では、リセットトランジスタに、埋込み型チャ
ネルを使い、しきい値の変動に対して、それに応じてゲ
ートに印加する基準電位を調整するようにしていた。

以下、図面を参照しながら従来の電荷検出装置について
説明する。

第２図は、従来の電荷検出装置のリセットトランジスタ
の断画図を示すものである。

第２図において、１１はｐ型シリコン基板、１２は埋込
みチャネルを形成するｎ型領域、１３はソース部を形成
するｎ型領域、１４はドレイン部を形成するｎ型領域、
　１５はゲート電極である。

以上のように構成された電荷検出装置のリセットトラン
ジスタの動作について、第３図に基づき説明する。

第３図において、Ａはソース部、Ｂはリセットトランジ
スタのゲート部、Ｃはドレイン部、Ｄはアウトプットゲ
ート部を示している（第２図も同様である）。なお、第
３図（ａ）は、リセットトランジスタのゲートがオフ状
態のときを示し、第３図（ｂ）ではオン状態になったと
きを示している。

まず、第３図（ａ）に示すように、リセットトランジス
タのゲート部Ｂがオフ状態のとき、アウトプットゲート
部りから流れてきたキャリヤは、ソース部Ａに蓄積され
る。

次に、第３図（ロ）に示すように、リセットトランジス
タのゲート部Ｂがオン状態になったとき、ソース部Ａに
蓄積されたキャリヤは、リセットトランジスタのゲート
部Ｂを通って、ドレイン部Ｃに流れ込む。また、リセッ
トトランジスタに加えるパルスは外部の回路ｌこより、
ｓＶ振幅に制限されているので、ゲート部Ｂに基準電圧
が力）かつているときオフ状態、５■振幅のパルスが加
わったときオン状態になっていなければならない。たと
えば、基準電圧が３■のとき、トランジスタはオフ状態
、振幅５ｖのパルスが刃口えられて８■になったとｈ１
オン状態にならなければならない。

発明が解決しようとする課題 しかしながら、上記従来の構成によると、リセットトラ
ンジスタのゲート部Ｂの不純物分布およびゲート酸化膜
厚のわずかな変化に対して、しきい値電圧が大きく変動
する。たとえば、ｎ型埋込みチャネルを形成するための
注入量が１０％減少すれば、しきい値電圧は−７から−
ａ５Ｖになり、約Ｌ５Ｖ減少する。同様に注入量が１０
％増加すれば、約１．５Ｖ増加することになる。結局、
しきい値電圧は一７■を中心に約３■の範囲で変動する
ことになる。一方、リセットトランジスタのゲート部Ｂ
に加わるパルスは５■振幅であり、リセットトランジス
タのソース部が約３■変化すると仮定すると、このリセ
ットトランジスタは、基準電圧を固定しておくと、正確
にオン、オフしない状態に陥ってしまうことがある。こ
のため、外部から、リセットトランジスタのゲート部Ｂ
に印加する基準電圧を、しきい値電圧の変動を吸収する
ように、それぞれのしきい値電圧に対して設定しなけれ
ばならないという問題を有していた。

そこで、本発明は上記問題に鑑み、リセットトランジス
タのゲート部の不純物分布やゲート酸化膜厚の製造過程
でのプロセスパラメータの要因による変動に対して、し
きい値が相対的に変動しないリセットトランジスタを有
する電荷検出装置を提供することを目的とする。

課題を解決するための手段 上記課題を解決するため、本発明の電荷検出装置は、同
一半導体基板上に、信号電荷転送部と、信号電荷検出部
と、信号電荷排出部とが構成されてなる電荷検出装置で
あって、上記信号電荷検出部を表面チャネル型ＭＯＳト
ランジスタで構成したものである。

作用 上記の構成によると、信号電荷検出部としてのリセット
トランジスタのしきい値の変動が少なくなり、ゲートに
印加する基準電圧の調整をする必要がなくなる。

実施例 以下、本発明の一実施例を図面に基づき説明する。

第１図は、同一半導体基板上に、信号電荷転送部と、信
号電荷検出部と、信号電荷排出部とが構成されてなる電
荷検出装置の上記信号電荷検出部の断面図である。

すなわち、電荷検出装置の信号電荷検出部としては、表
面チャネル型ＭＯＳトランジスタ（以下、リセットトラ
ンジスタという）が用いられている。

このリセットトランジスタｔ、ｉ、ｐ型シリコン基板１
に、ソース部Ａとしてのｎ型領域２およびドレイン部Ｃ
としてのｎ型領域３が形成されるとともニ、シリコン基
板ｌｉ面のソース・ドレイン間にｐ型しきい値制御領域
４が形成されたものである。

このしきい値制御領域４、およびソース部Ａであるｎ型
領域２に接続するｎ型埋込みチャネル５の上方には、そ
れぞれゲート部Ｂ、Ｄとしてのゲート電極６が形成され
ている。

次に、上記電荷検出装置の駆動方法を第３図に基づき説
明する。なお、第３図（ａ）はリセットトランジスタの
ゲート部Ｂがオフ状態で、ソース部Ａに電荷が蓄積され
ている状態を示し、第３！１！（ｂ）はゲート部Ｂがオ
ン状態となり、ソース部Ａの電荷が全てドレイン部Ｃに
流れ込んでいる状態を示している。

まず、第３図（０に示すように、リセットトランジスタ
のゲート部Ｂがオフ状態のとき、アウトプットゲート部
りから流れてきたキャリヤはソース部Ａに蓄積される。

この場合、リセットトランジスタのソース部Ａに電荷が
最大に蓄積されたときのＡ点での電位をａ（Ｖ）、また
リセットトランジスタのしきい値電圧をＶＴ（Ｖ）とす
ると、ゲート部Ｂに印加する電圧ｂ（７）ハｂ（Ｖ）＜
　［ａ（Ｖ）　−ＶＴ（ｖ）］トナル。

次に、第３図（ｂ）に示すように、リセットトランジス
タのゲート部Ｂがオン状態になったとき、ソース部Ａに
蓄積されたキャリヤは、リセットトランジスタのゲート
部Ｂを通って、ドレイン部Ｃに流れ込む。この場合、ソ
ース部Ａに電荷が存在しないときのＡ点での電位をｄω
とすると、ゲート部Ｂに印加する電圧ｅ　（Ｖ）ハｅ　
（Ｖ）＞　（ｄ　（Ｖ）　十ＶＴ（Ｖ）　１となる。

ここで、表面チャネル型ＭＯ３（Ｅ型およびＤ型）のし
きい値電圧は、−ｏ、ｓＶ〜ｌ■の範囲内にあるので、
たとえばゲートがオフ状態のとき、ソース部Ａの電位ａ
（Ｖ）が１４Ｖ〜１２Ｖであるとすると、ゲート部Ｂに
印加する電圧ｂ（ｖ）は約１１Ｖ以下にすればよく、ま
たゲートがオン状態のとき、ソース部Ａの電位ｄ（Ｖ）
は１４Ｖであるので、ゲート部Ｂに印加する電圧ｅ（ト
）は約１５Ｖ以上にすればよい。

結局、リセットトランジスタのゲートに印加する電位の
オン状態とオフ状態のときの差を５■以内にすれば、正
常に動作することになる。

従来技術と比較すれば、リセットトランジスタのゲート
部Ｂに印加する電圧はオン状態のとき、１例として従来
技術では１０Ｖ〜１５Ｖであったのが、本発明によれば
１５■±１■となる。

このように、リセットトランジスタを表面チャネル型Ｍ
Ｏ５構造にすることにより、リセットトランジスタのゲ
ートに加えるパルスの振幅を５■にした状態で、基準電
圧を無ｍ整化することができる。

なお、上記実施例ではｐ型シリコン基板上にリセットト
ランジスタを形成させたが、ｎ型シリコン基板に形成さ
れたｐ型ウェルの場合でも同様の効果が得られる。また
、上記実施例では、電荷検出部をＰＮ接合によって形成
したが、フローティングゲート構造で形成させても同様
の効果が得られる。

発明の効果 以上のように、本発明の構成によれば、電荷検出装置の
信号電荷検出部として表面チャネル型ＭＯＳトランジス
タを用いたので、製造過程の変動に対する不純物分布や
ゲート酸化膜厚のずれによるしきい値の変動をなくシ、
トランジスタのゲート部に印加する基準電圧を一定にす
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例における電荷検出装置のリセ
ットトランジスタの断面図、第２図は従来の電荷検出装
置のリセットトランジスタの断面図、第３図（ａ）およ
び（ｂ）はリセットトランジスタの動作を説明するため
の電位分布図である。 １・・・ｐ型シリコン基板、２，３・・・ｎ型領域、４
・・・ｐ型しきい値制御領域、５・・・ｎ型埋込みチャ
ネル、６・・・ゲート電極、Ａ・・・ソース部、Ｂ・・
・ゲート部、Ｃ・・−ドレイン部。

Claims (1)

【特許請求の範囲】
1. １、同一半導体基板上に、信号電荷転送部と、信号電荷
   検出部と、信号電荷排出部とが構成されてなる電荷検出
   装置であって、上記信号電荷検出部を表面チャネル型Ｍ
   ＯＳトランジスタで構成した電荷検出装置。