JPS63215077A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
- Publication number
- JPS63215077A JPS63215077A JP62047498A JP4749887A JPS63215077A JP S63215077 A JPS63215077 A JP S63215077A JP 62047498 A JP62047498 A JP 62047498A JP 4749887 A JP4749887 A JP 4749887A JP S63215077 A JPS63215077 A JP S63215077A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- type
- mos transistor
- region
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、絶縁基板上に形成したＭＯＳトランジスタ
に関するものである。
に関するものである。
［従来の技術］
第２図は絶縁基板上に形成された従来のＭＯＳトランジ
スタを示す縦断面図であり、図において、ｌは絶縁基板
、２はこの絶縁基板１上に形成されたＰ形もしくはＮ形
の半導体基板、３はこの半導体基板２上に配されたシリ
コンの酸化膜、４はこの酸化膜３上に形成された金属に
よるゲート電極、５は前記半導体基板２内に、当該半導
体基板２がＰ形であればＮ形、Ｎ形であればＰ形という
ように半導体基板２とは反対のタイプのイオンを、その
ゲート電極４の上側より注入することによって絶縁基板
ｌに達する深さにまで形成されたソース領域、６は同様
にして前記半導体基板２内に絶縁基板ｌに達する深さに
まで形成されたドレイン領域、７は前記ソース領域５と
前記半導体基板２の境界に形成される空乏層、８は前記
ドレイン領域６と前記半導体基板２の境界に形成される
空乏層である。
スタを示す縦断面図であり、図において、ｌは絶縁基板
、２はこの絶縁基板１上に形成されたＰ形もしくはＮ形
の半導体基板、３はこの半導体基板２上に配されたシリ
コンの酸化膜、４はこの酸化膜３上に形成された金属に
よるゲート電極、５は前記半導体基板２内に、当該半導
体基板２がＰ形であればＮ形、Ｎ形であればＰ形という
ように半導体基板２とは反対のタイプのイオンを、その
ゲート電極４の上側より注入することによって絶縁基板
ｌに達する深さにまで形成されたソース領域、６は同様
にして前記半導体基板２内に絶縁基板ｌに達する深さに
まで形成されたドレイン領域、７は前記ソース領域５と
前記半導体基板２の境界に形成される空乏層、８は前記
ドレイン領域６と前記半導体基板２の境界に形成される
空乏層である。
次に動作について説明する。今、ゲート電極４に、半導
体基板２．あるいはソース領域５に対して負の電圧を与
えると、ゲート電極４直下の酸化膜３と半導体基板２の
境界面に正の電荷が誘起され、見掛は上ソース領域５と
ドレイン領域６との間にチャネルが形成される。このチ
ャネルの幅はゲート電極４に印加される電圧によって制
御され、従ってソース領域５からドレイン領域６に流れ
る電流がこのゲート電極４の電圧によって制御される。
体基板２．あるいはソース領域５に対して負の電圧を与
えると、ゲート電極４直下の酸化膜３と半導体基板２の
境界面に正の電荷が誘起され、見掛は上ソース領域５と
ドレイン領域６との間にチャネルが形成される。このチ
ャネルの幅はゲート電極４に印加される電圧によって制
御され、従ってソース領域５からドレイン領域６に流れ
る電流がこのゲート電極４の電圧によって制御される。
このとき、一般に、半導体基板２がＮ形である場合には
、ゲート電極４が“０”の場合、ソース領域５からドレ
イン領域６へ電流が流れず、ゲート電極４の電圧を負極
性で次第に増加させることでその電流を増大させてゆき
、また、半導体基板２がＰ形である場合には、ゲート電
極４の電圧が“０”であっても既にチャネルが形成され
て大きな電流が流れており、ゲート電極２の電圧を負極
性で次第に大きくしてゆくことでその電流を減少させて
ゆく。
、ゲート電極４が“０”の場合、ソース領域５からドレ
イン領域６へ電流が流れず、ゲート電極４の電圧を負極
性で次第に増加させることでその電流を増大させてゆき
、また、半導体基板２がＰ形である場合には、ゲート電
極４の電圧が“０”であっても既にチャネルが形成され
て大きな電流が流れており、ゲート電極２の電圧を負極
性で次第に大きくしてゆくことでその電流を減少させて
ゆく。
ここで、第２図に示す絶縁基板上に形成された従来のＭ
ＯＳトランジスタは、そのソース領域５とドレイン領域
６とが、前述の如く、絶縁基板ｌにまで達する深さを有
しているため、通常のＭＯＳトランジスタにおいて負荷
容量となる空乏層容量が小さなものとなり、従って高速
動作が可能となる。
ＯＳトランジスタは、そのソース領域５とドレイン領域
６とが、前述の如く、絶縁基板ｌにまで達する深さを有
しているため、通常のＭＯＳトランジスタにおいて負荷
容量となる空乏層容量が小さなものとなり、従って高速
動作が可能となる。
［発明が解決しようとする問題点コ
絶縁基板ｌ上に形成された従来のＭＯＳトランジスタは
以上のように構成されているので、空乏層容量の削減に
よる高速動作は可能となるが、ソース領域５とドレイン
領域６がともに絶縁基板ｌにまで達しているので、半導
体基板２の電位が定まらず、第３図に示すように、その
ドレイン電流対ドレイン・ソース電圧特性はキング効果
によって乱され、例えば、ＣＭＯＳ構成にしてインバー
タを形成した場合、当該インバータのゲインが低下する
などの問題点があった。
以上のように構成されているので、空乏層容量の削減に
よる高速動作は可能となるが、ソース領域５とドレイン
領域６がともに絶縁基板ｌにまで達しているので、半導
体基板２の電位が定まらず、第３図に示すように、その
ドレイン電流対ドレイン・ソース電圧特性はキング効果
によって乱され、例えば、ＣＭＯＳ構成にしてインバー
タを形成した場合、当該インバータのゲインが低下する
などの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、キング効果による特性の劣化を防止したＭＯ
Ｓトランジスタを得ることを目的とする。
たもので、キング効果による特性の劣化を防止したＭＯ
Ｓトランジスタを得ることを目的とする。
［問題点を解決するための手段］
この発明に係るＭＯＳトランジスタは、ソース領域とド
レイン領域のイオンの注入を浅くしてそれらの深さが絶
縁基板にまで達することのないようにし、ソース領域あ
るいはドレイン領域付近に半導体基板と同一タイプのイ
オンを注入した領域を形成したものである。
レイン領域のイオンの注入を浅くしてそれらの深さが絶
縁基板にまで達することのないようにし、ソース領域あ
るいはドレイン領域付近に半導体基板と同一タイプのイ
オンを注入した領域を形成したものである。
［作用コ
この発明におけるＭＯＳトランジスタは、ソース領域と
ドレイン領域の深さがともに絶縁基板にまで達しておら
ず、また半導体基板と同一タイプのイオンを注入した領
域が、前記ソース領域あるいはドレイン領域の付近に形
成されているため、この半導体基板と同一タイプのイオ
ンを注入した領域に所定の電圧を印加すれば、半導体基
板の電位を一定とすることができ、キンク効果によるＭ
ＯＳトランジスタの特性の劣化が防止される。
ドレイン領域の深さがともに絶縁基板にまで達しておら
ず、また半導体基板と同一タイプのイオンを注入した領
域が、前記ソース領域あるいはドレイン領域の付近に形
成されているため、この半導体基板と同一タイプのイオ
ンを注入した領域に所定の電圧を印加すれば、半導体基
板の電位を一定とすることができ、キンク効果によるＭ
ＯＳトランジスタの特性の劣化が防止される。
［実施例］
以下、この発明の一実施例を図について説明する。第１
図において、■は絶縁基板、２は半導体基板、３は酸化
膜、４はゲート電極であり、これらは第２図に同一符号
を付した従来のそれらと同等のものである。また、５は
前記半導体基板２内に、前記ゲート電極４の上側より当
該半導体基板２とは反対のタイプのＮ形もしくはＰ形の
イオンを注入することによって形成されたソース領域、
６は同様にして前記半導体基板２内に形成されたドレイ
ン領域であり、これら両者はイオンの注入を浅くしてそ
の深さが絶縁基板にまで達することのないように配慮さ
れている点で第２図に示すそれらとは異なっている。
図において、■は絶縁基板、２は半導体基板、３は酸化
膜、４はゲート電極であり、これらは第２図に同一符号
を付した従来のそれらと同等のものである。また、５は
前記半導体基板２内に、前記ゲート電極４の上側より当
該半導体基板２とは反対のタイプのＮ形もしくはＰ形の
イオンを注入することによって形成されたソース領域、
６は同様にして前記半導体基板２内に形成されたドレイ
ン領域であり、これら両者はイオンの注入を浅くしてそ
の深さが絶縁基板にまで達することのないように配慮さ
れている点で第２図に示すそれらとは異なっている。
７はこのソース領域５と半導体基板２の境界に、また８
はこのドレイン領域６と半導体基板２の境界にそれぞれ
形成される空乏層であり、当該ＭＯＳトランジスタが飽
和動作をしている状態にあっては、この空乏層８が絶縁
、基板Ｉに接するように前記ドレーン領域６の深さが設
定されている。さらに、９は半導体基板２がＰ形であれ
ばＰ形、Ｎ形であればＮ形というように、半導体基板２
と同一のタイプのイオンが注入された領域で、ソース領
域５のドレイン領域６とは反対の側に隣接して形成され
ており、ＩＯはこの半導体基板２と同一タイプのイオン
が注入された領域９から引き出され、半導体基板２の電
位をとるための電圧を印加する端子である。
はこのドレイン領域６と半導体基板２の境界にそれぞれ
形成される空乏層であり、当該ＭＯＳトランジスタが飽
和動作をしている状態にあっては、この空乏層８が絶縁
、基板Ｉに接するように前記ドレーン領域６の深さが設
定されている。さらに、９は半導体基板２がＰ形であれ
ばＰ形、Ｎ形であればＮ形というように、半導体基板２
と同一のタイプのイオンが注入された領域で、ソース領
域５のドレイン領域６とは反対の側に隣接して形成され
ており、ＩＯはこの半導体基板２と同一タイプのイオン
が注入された領域９から引き出され、半導体基板２の電
位をとるための電圧を印加する端子である。
次に動作について説明する。この実施例によるＭＯ８Ｉ
−ランジスタは、ゲート電極４の電位にてソース・ドレ
イン間を流れる電流を制御するという点では第２図に示
す従来のＭＯＳトランジスタと同様である。今、端子ｌ
Ｏに所定の電圧を加えると、電位が半導体基板２と同一
タイプのイオンが注入された領域９よりソース領域５の
下を通して半導体基板２に与えら、これによって半導体
基板２の電位が一定値に安定する。従って、半４体基板
２の電位が定まらないことに起因するキング効果はなく
なり、インバータを構成した場合等にゲインの低下を招
くドレイン電流対ドレイン・ソース電圧特性の劣化は防
止される。
−ランジスタは、ゲート電極４の電位にてソース・ドレ
イン間を流れる電流を制御するという点では第２図に示
す従来のＭＯＳトランジスタと同様である。今、端子ｌ
Ｏに所定の電圧を加えると、電位が半導体基板２と同一
タイプのイオンが注入された領域９よりソース領域５の
下を通して半導体基板２に与えら、これによって半導体
基板２の電位が一定値に安定する。従って、半４体基板
２の電位が定まらないことに起因するキング効果はなく
なり、インバータを構成した場合等にゲインの低下を招
くドレイン電流対ドレイン・ソース電圧特性の劣化は防
止される。
ここで、例えば、ＣＭＯＳインバータを構成した場合、
ＭＯＳトランジスタは通常ソースが固定電圧にバイアス
されるため、ソース領域５と半導体基板２の間の空乏層
容量が当該ＭＯＳトランジスタの負荷容量となることは
なく、ドレイン領域６と半導体基板２の間の空乏層容量
のみが負荷容量となるのが一般的である。この実施例の
ＭＯＳトランジスタによれば、ドレイン領域６と半導体
基板２との間の空乏層８は飽和動作状態で絶縁基板Ｉに
まで達しているので、第１図に８ａで示す部分の空乏層
容量のみが当該ＭＯＳトランジスタの負荷容量となり、
同図に８ｂで示す部分が実質的な負荷容量となることは
ない。従って、この実施例のＭＯＳトランジスタは依然
として高速動作が可能となる。
ＭＯＳトランジスタは通常ソースが固定電圧にバイアス
されるため、ソース領域５と半導体基板２の間の空乏層
容量が当該ＭＯＳトランジスタの負荷容量となることは
なく、ドレイン領域６と半導体基板２の間の空乏層容量
のみが負荷容量となるのが一般的である。この実施例の
ＭＯＳトランジスタによれば、ドレイン領域６と半導体
基板２との間の空乏層８は飽和動作状態で絶縁基板Ｉに
まで達しているので、第１図に８ａで示す部分の空乏層
容量のみが当該ＭＯＳトランジスタの負荷容量となり、
同図に８ｂで示す部分が実質的な負荷容量となることは
ない。従って、この実施例のＭＯＳトランジスタは依然
として高速動作が可能となる。
なお、上記実施例では一層構造の場合について説明した
が、多層構造の場合の各層のＭＯＳトランジスタであっ
てもよく、上記実施例と同様の効果を奏する。
が、多層構造の場合の各層のＭＯＳトランジスタであっ
てもよく、上記実施例と同様の効果を奏する。
［発明の効果］
以上のように、この発明によればソース領域とドレイン
領域の深さが絶縁基板にまで達しないようにし、ソース
領域あるいはドレイン領域付近に半導体基板と同一タイ
プのイオンを注入した領域を形成するように構成したの
で、この半導体基板と同一タイプのイオンを注入した領
域に所定の電圧を印加して半導体基板の電位をとること
によって、半導体基板の電位が定まらないことに起因す
るキンク効果をなくし、インバータを構成した場合等に
ゲインの低下を招くＭＯＳトランジスタの特性の劣化を
防止できる効果がある。
領域の深さが絶縁基板にまで達しないようにし、ソース
領域あるいはドレイン領域付近に半導体基板と同一タイ
プのイオンを注入した領域を形成するように構成したの
で、この半導体基板と同一タイプのイオンを注入した領
域に所定の電圧を印加して半導体基板の電位をとること
によって、半導体基板の電位が定まらないことに起因す
るキンク効果をなくし、インバータを構成した場合等に
ゲインの低下を招くＭＯＳトランジスタの特性の劣化を
防止できる効果がある。
第１図はこの発明の一実施例によるＭＯＳトランジスタ
を示す縦断面図、第２図は絶縁基板上に形成された従来
のＭＯＳトランジスタを示す縦断面図、第３図はそのド
レイン電流対ドレイン・ソース電圧特性を示す特性曲線
図である。 ｌは絶縁基板、２は半導体基板、３は酸化膜、４はゲー
ト電極、５はソース領域、６はドレイン領域、７，８は
空乏層、９は半導体基板と同一タイプのイオンを注入し
た領域。 なお１、図中、同一符号は同一、又は相当部分を示す。
を示す縦断面図、第２図は絶縁基板上に形成された従来
のＭＯＳトランジスタを示す縦断面図、第３図はそのド
レイン電流対ドレイン・ソース電圧特性を示す特性曲線
図である。 ｌは絶縁基板、２は半導体基板、３は酸化膜、４はゲー
ト電極、５はソース領域、６はドレイン領域、７，８は
空乏層、９は半導体基板と同一タイプのイオンを注入し
た領域。 なお１、図中、同一符号は同一、又は相当部分を示す。
Claims (3)
- （１）絶縁基板上に形成したＰ形もしくはＮ形の半導体
基板の上に酸化膜を介して形成したゲート電極と、前記
ゲート電極の上側より当該半導体基板とは反対のタイプ
のＮ形もしくはＰ形のイオンを注入することによって前
記半導体基板内に形成したソース領域およびドレイン領
域を有するＭＯＳトランジスタにおいて、前記ソース領
域及び前記ドレイン領域の深さを前記絶縁基板にまで達
することのない深さに設定するとともに、前記ソース領
域あるいは前記ドレイン領域の付近に前記半導体基板と
同一のタイプのＰ形もしくはＮ形のイオンを注入した領
域を形成したことを特徴とするＭＯＳトランジスタ。 - （２）前記ドレイン領域の深さを、前記ドレイン領域と
前記半導体基板の境界に形成される空乏層が、当該ＭＯ
Ｓトランジスタの飽和動作状態において前記絶縁基板に
まで達する深さに設定したことを特徴とする特許請求の
範囲第１項記載のＭＯＳトランジスタ。 - （３）前記半導体基板と同一のタイプのイオンを注入し
た領域を、前記ソース領域の前記ドレイン領域とは反対
側に隣接させて形成したことを特徴とする特許請求の範
囲第１項もしくは第２項に記載のＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62047498A JPS63215077A (ja) | 1987-03-04 | 1987-03-04 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62047498A JPS63215077A (ja) | 1987-03-04 | 1987-03-04 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63215077A true JPS63215077A (ja) | 1988-09-07 |
Family
ID=12776772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62047498A Pending JPS63215077A (ja) | 1987-03-04 | 1987-03-04 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63215077A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434979A (ja) * | 1990-05-30 | 1992-02-05 | Seiko Instr Inc | 半導体装置 |
| JP2008091935A (ja) * | 2007-11-02 | 2008-04-17 | Seiko Instruments Inc | 集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5565472A (en) * | 1978-11-13 | 1980-05-16 | Fujitsu Ltd | Integrated circuit device |
| JPS5727069A (en) * | 1980-07-25 | 1982-02-13 | Toshiba Corp | Mos type simiconductor device |
-
1987
- 1987-03-04 JP JP62047498A patent/JPS63215077A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5565472A (en) * | 1978-11-13 | 1980-05-16 | Fujitsu Ltd | Integrated circuit device |
| JPS5727069A (en) * | 1980-07-25 | 1982-02-13 | Toshiba Corp | Mos type simiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434979A (ja) * | 1990-05-30 | 1992-02-05 | Seiko Instr Inc | 半導体装置 |
| JP2008091935A (ja) * | 2007-11-02 | 2008-04-17 | Seiko Instruments Inc | 集積回路 |
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