JPS61193484A

JPS61193484A - 半導体装置

Info

Publication number: JPS61193484A
Application number: JP60032621A
Authority: JP
Inventors: Haruhisa Ando; 安藤　治久; Toshibumi Ozaki; 俊文尾崎; Shinya Oba; 大場　信弥; Masaaki Nakai; 中井　正章
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-02-22
Filing date: 1985-02-22
Publication date: 1986-08-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、電荷移送素子に係り、低雑音出力アンプの構
成に関するものである。

〔発明の背景〕

電荷移送素子の出力アンプとしては、第１３図に示すフ
ローティング・ディフュージョン・アンブリファイア（
Ｆ−Ｄ−Ａ）と、第１４図に示すフローティング・ゲー
ト・アンブリファイア（Ｆ・Ｇ　−Ａ）が知られている
（近代科学社１９７８発行「電荷転送デバイス」ｐ４７
に記載）、まず、第１３図に示すＦＤＡでは、半導体基
板１００１上に形成されたゲート１００２〜１００４に
パルスを印加することにより信号電荷が移送され、出力
拡散層１００５に出力される。この拡散層の電位変化は
同一の基板上に形成された出力トランジスタであるＭＯ
Ｓトランジスタ１００６および負荷抵抗１００７によっ
て増幅され、信号出力が得られる。信号検出後、ただち
にリセット・１−ランジスタ１００８によって出力拡散
層１００５の電位が電源電圧１．００９と等しくなるな
ようにリセットされる。この方式においては、次の二つ
の雑音が主なものである。第１は、リセット動作により
発生するリセット雑音であり、ＭＯＳトランジスタ１０
０８の熱雑音、１／ｆ雑音をサブリングすることにより
発生するものである。その雑音電力は出力拡散層に容量
と出力トランジスタのゲート容量の和に比例する。これ
らの容量は信号電荷をを保持するに十分な大きさが必要
なので、容量を小さくするには制限があることがわかる
。第２の雑音は出力トランジスタとして用いるＭ’ＯＳ
トランジスタの１７ｆ雑音である。この１／ｆ雑音を低
減する為には、ＭＯＳトランジスタのゲート面積を大き
く、あるいはゲート酸化膜厚を小さく；する破の方法が
有効であるが、ゲート容量の増大をまねき第１の雑音で
あるリセット雑音を増大させてしまう。この様に、投１
３図に示したＦ・Ｄ−Ａ方式では、雑音を大幅に低減す
ることが難しい。

第１４図は、第１３図に示したＦ−Ｄ−Ａ方式における
雑音のうち、リセット雑音を無くすることができるＦ−
Ｇ−Ａ　（フローティング・ゲート・アンブリファイア
）の方式を示したものである。　　。

半導体基板上に形成した転送ゲート２００２〜２００８
にパルスを印加することにより、信号電荷が移送、さ　
４れてゆき、電源２０１０につながる出力拡散層２００
９に流れてゆく。この場合、ゲー。ト；００４の下部に
フローティング・ゲート２０１１を設けることにより、
ゲート２００４の下方に信号電荷が転送された時にツー
ローティング・ゲート２０１１が電圧変化を受ける。こ
のフローティング・ゲートの電圧変化は、同一半導体基
板上に設けられた出力トランジスタであるＭＯＳトラン
ジスタ２０１２、および負荷抵抗２ｏ】３によって増幅
され、信号が検出される。この方式では、リセット動作
がないので、リセット雑音は発、生ぜず、最も高感度の
出力アンプとして位置付けられている。しかし５現実的
には、第１４図に示すＦ−Ｇ−Ａ方式を採用することは
次の点で問題があった。

（１）フローティング・ゲートが言葉通り、全く電気的
にフローティングであるため、その電位を制御すること
が困難である。

（２）素子製造時に、プラズマ・エツチング等のトライ
プロセス実行時に、ゲートが帯電したり、絶縁破壊をま
ねき、信頼性が低い。

（３）出力トランジスタがＭＯＳトランジスタであるの
で、１／ｆ雑音、の発生は不可避である。し゛　たがっ
て、１／ｆ雑音を抑圧するための外部信号処理（相関二
重サンプリング）が必要である。

〔発明の目的〕

本発明は、・ゲート電位を自動的に設定でき、が：つ１
／ｆ雑音の小さいＦ　Ｇ　Ａ　（Ｆｌｏａｔｉｎｇ　’
ＧａｔｅＡＩｌｌρＮｆｉａｒ　）を提供することにあ
る。　　　　・〔発明の概要〕本発明は、ＦＧＡのゲートを接合型Ｆ”ＥＴのゲートに
接続することにより、Ｆ　Ｇ　Ａのゲート電位を自動的
に接合型ＦＥＴのソース電位に等しくすることができる
。また、接合型ＦＥＴは、ＭＯＳ−ＦＥＴに比べて１／
ｆ雑音が小さいので、極めて低雑音のＦＧＡを実現する
ことができる。

〔発明の実施例〕　　　　　　　　　　　　　・以下、
本発明の実施例を第１図を用いて説明する。

同図は、本発明による電荷移送素子の断面図を示したも
のである。図中、１はたとえばｎ型Ｓｉ基板、２はｐ型
ウェル、３はｎ９拡散層である。

９〜１９は、ゲート電極であり、９〜１５のゲートは電
荷転送部、１６〜１９は出力部のゲートである。クロッ
、り・ノイズの混入を防止する為に設けたシ、−ルド・
ゲート１８の下部に位置するフロ１−ティング・ゲート
１７は、Ｓｉ基板１内に形成されたｐ型不純物拡散層２
０に接続する。ｐ童年鈍物拡散層２０は、基板１内に形
成されたｎ＋拡散層をリング状に囲ませ、この内部が接
合型電界効果トランジスタのチャネルとなる。接合型電
界効果トランジスタのソースとして働くｎ＋拡散層２１
は、負荷抵抗２２を介して、ソース電源２３に接続され
る。２４は基板電位を与える電源であり、ｐ型拡散層２
０をゲートとする接合型トランジスタのドレイン電源を
兼ねる。第２層目のゲート１０，１２，１４．．１６．
１９の下部の４，５゜６．７．８はしきい値電圧を調節
する為に打ち込むイオン打込層である。２５は絶縁膜で
ある。

第２図、第３図は、第１図の実施例に対するポテンシャ
ル図と駆動パルスタイミング図である。

２相クロックφ０．φ２によって信号電荷Ｑ、、　Ｑ。

・・・が転送されてゆき、ブローティングゲート下部に
信号電荷が転送されてきたとき、静電誘導によりフロー
ティング・ゲートの電位が変化する。このゲートは、接
合型電界効果トランジスタのゲートに接続されているの
で、ソース・フォロワの抵抗２２・に電圧変化が発生し
、信号が検出される。

フローティング・ゲート電位は、平衡状態の時、接合型
電界効果トランジスタのソース電位と等しくなっており
、外部電源２３の電圧、■ｏにより自由に設定できる。

外部電源電圧Ｖ。と基板電源電圧Ｖ　Ｂ　ＬＩ　ＩＩ　
を大小関係は次式を満たす様にすればよい。

Ｖｌｌｕ＋＋　＞　Ｖａ　　　　　　　　　　　・・・
（１）（ｎチャネル接合型電界効果トランジスタのとき
）なお、Ｐウェル、２の電位はグランド・レベルで良い
。

以上、説明した様に、本実施例によれば、フローティン
グ・ゲートの電位を自由に設定でき、また、接合型電界
効果トランジスタの長所である低１／ｆ雑音の特性を発
揮させることができる。

第４図は、本発明の別の実施例を示したものである。図
中、１０２〜１２５は、第１図における２〜２５に対応
したものである。本実施例では、基板の直列抵抗を下げ
るため、高濃度のｎ型Ｓｉ基板１２６の上に低濃度ｎ−
８ｉ層１２７を形成させたものである。

第５図は、第４図の実施例に対するポテンシャル図を示
した。駆動パルスタイミングは第３図と同様である。

第６図は、本発明の別の実施例を示したものである。図
中、２０１〜２０３および２０９〜２２５は、第１図に
おける１〜３および９〜２５に対応したものである。本
実施例では、電荷転送部に印加するクロック電圧振幅を
下げるために、φ１パルス〜φ４パルスによる４相クロ
ツクを用いる。

第６図の実施例に対するポテンシャル図を第７図に、ま
た、この時の駆動パルスタイミングを第８図に示す。本
実施例によれば、フローティング・ゲート電位の制御が
容易で、低雑音の出力アンプが実現できることは勿論、
素子の低電圧駆動が可能となる。

第９図は、本発明の別の実施例を示したものである。図
中、３０２〜３０３および３０９〜３２５は第６図にお
ける２０２〜２０３、および２０９〜２２５に対応した
ものである。本実施例では、基板電位の変動を抑圧縁る
ために、ｎ＋−８ｉ基板３２６上にｎ　−Ｓ　ｉ層を３
２７を形成したものである。

第１０図は、第９図におけるポテンシャル図に示したも
のであり、駆動パルステイミングは、第８図と同じであ
る。

第１１図は、本発明の別の実施例を示したものである。

図中、４０１はたとえばｐ型Ｓｉ基板、４０２はｎ型ウ
ェルであり、この中に、ｎ＋拡散層４０４，４０６とＰ
＋拡散層４０５を形成する。

４０６．４０５，４０４はそれぞれ、接合型電界効果ト
ランジスタのソース、ゲート、ドレインとして働く。４
０９〜４１９は、ゲート電極であり。

４０９〜４１５のゲートは電荷転送部４１６〜４１９は
出力部のゲートである。４０３はｎ１拡散層である。フ
ローティング・ゲート４１７は、ｐ型不純物拡散層４０
５に接続する。接合型電界効果トランジスタのソースと
して働くｎ＋拡散層４０６は負荷抵抗４２２を介して、
ソース電源４２３に接続される。４２６は、接合型電界
効果トランジスタのドレイン電圧を与える電源である。

第１２図は、第１１図に対する素子のポテンシャル図を
示したものであり、その駆動タイミングは第８図と同じ
である。

以上の実施例では、ｎチャネルの電荷移送素子とｎチャ
ネルの接合型電界効果トランジスタの組み合わせを例に
とり説明したがｎチャネルの電荷移送素子とＰチャネル
の接合型電界効果トランジスタの組み合わ゛せでも恐い
事は言うまでもない。

また、本実施例では、フローティング・ゲー１〜・アン
ブリファイア（Ｆ　−Ｇ　−Ａ）の出力トランジスタに
１・ｆ雑音の小さい接合型電界効果トランジスタを採用
しているが、フローティング・ディフュージョン・アン
ブリファイア（Ｆ−Ｄ−Ａ）の出力トランジスタに接合
型電界効果トランジスタを採用しても１７ｆ雑音、の抑
圧に効果があるこ　　　　□とは言うまでもない。

以上の実施例による効果を以下に列記する。

（１）リセット雑音が発生しないＦ　Ｇ　Ａ　（Ｆｌｏ
ａｔｉｎｇＧａｔｅ　Ａｍｐｌｉｆｉｅｒ）のフローテ
ィング・ゲートの電位を自由に制御することができる。

（２）フローティング・ゲートが接合型電界効果トラン
ジスタのゲートに接続されているので、同ゲートは基板
に対してｐ−ｍ接合を形成している。

したがって、素子製造過程におけるチャード・アップ現
象を防止でき、信頼性が大幅に向上する。

（３）フローティング・ゲートに伝わる信号が接合型電
界効果トランジスタにより電力増巾されるので、従来の
ＭＯＳ）−ランジスタを使用した場合に比べ、１／ｆ雑
音が雨期に改善される。

（４）　　（３）の結果、１／ｆ雑音を抑圧するために
用いられてきた高速サンプリング（相関二重サンプリン
グ）処理が不要となり、外部処理回路が簡単になり、使
い易い素子が実現できる。

〔発明の効果〕

本発明によれば、フローティング・ゲート・アンブリフ
ァイアのゲート電位の設定及び低雑音化が図れるという
効果がある。

【図面の簡単な説明】

第１図は本発明の実施例を示す図、第２図は第１図のポ
テンシャル図、第３図は第１図を駆動するパルスタイミ
ング図、第４図から第１，１１／図は本発明の他の実施
例を説明するための図、第１７図及び第１１図は従来技
術を説明するための図である。１・・・ｎ型半導体基板、２・・・ｐ型ウェル、］２・
・・転送ゲート、１３・・・蓄積ゲート、１７・・・フ
ローティング・ゲート、２０．２１・・・接合型電界効
果トランジスタのゲート、ソース、２２・・・信号検出
抵抗、２３・・・ソース電源、２４・・・基板電源。

Claims

【特許請求の範囲】

　半導体基板上に形成した電荷移送素子の複数のゲート
のうち、少なくとも一つのゲートを電気的にフローティ
ング状態にし、該フローティング・ゲートを円一半導体
基板上に設けられた接合型電界効果トランジスタのゲー
トに接続したことを特徴とする半導体装置。