JPH0325539A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は記憶装置に関し、特にプロセッサと接続される
記憶装置におけるデータ転送制御に関する。

従来技術 従来、情報処理装置におけるデータ転送制御は以下のよ
うに行われていた。まず、データ転送命令が入力される
とプロセッサが転送元アドレスを出力し、それによって
主記憶装置からデータを読出す。次に、プロセッサは転
送先アドレス及び読出したデータを再び出力し、主記憶
装置に書込む。

しかし、上述した従来の情報処理装置におけるデータ転
送制御では、プロセッサがデータを読出し、再びその同
じデータを出力するため、バス・プロトコルによって転
送先アドレスを先出ししても、プロセッサがデータを出
力するまでは書込みを待たなければならず、転送終了ま
での時間が長くなるという欠点がある。

発明の目的 本発明は上述した従来の欠点を解決するためになされた
ものであり、データ転送時間を短縮することができる記
憶装置を提供することである。

発明の構或 本発明による記憶装置は、上位装置からのアクセスに応
答して所定のアドレスからデータを送出するメモリを含
む記憶装置であって、前記メモリが送出したデータを保
持する保持手段と、前記上位装置からの他のアクセスに
応答して前記保持手段に保持されたデータを他のアドレ
スに書込む書込手段とを有することを特徴とする。

実施例 以下、図面を用いて本発明の実施例を説明する。

第１図は本発明の実施例による記憶装置を含む情報処理
装置の主要部の構成を示すブロック図である。図におい
て、１はプロセッサ、２は本発明の一実施例の記憶装置
たる主記憶装置である。

プロセッサ１は記憶装置２に対してアクセスを行うもの
である。

記憶装置２はデータが格納されているメモリ２１と、デ
ータ保持用のレジスタ２２と、装置内部の制御を行う制
御回路２３と、データバッファ２４とを含んで構威され
ている。

なお、３はシステムバスであり、このシステムバス３は
制御線ａ５アドレス線ｂ及びデータ線Ｃを含んでいる。

また、ｄはプロセッサ１の制御信号出力線、ｅはプロセ
ッサ１のアドレス出力線、ｆはブロセッサ１のデータ人
出力線であり、ｇは主記憶装置２の制御信号人力線、ｈ
は主記憶装置２のアドレス入力線、ｉは主記憶装置２の
データ入出力線である。

さらにまた、ｊはメモリ２１のデータ人出力線、ｋはデ
ータバッファ２４への制御線、ｇはレジスタ２２への制
御線である。

かかる構或において、データ転送命令に応答して以下の
ような処理が実行される。

まず、プロセッサ１は出力線ｄにデータ転送命令実行中
の信号及びリードの指示を送出するとともに、出力線ｅ
に転送元アドレスを送出する。データ転送命令実行中の
信号及びリードの指定はシステムバス３中の制御線ａを
通して、転送元アドレスはシステムバス３中のアドレス
線ｂを通して主記憶装置２に夫々伝えられる。

すると、メモリ２１は入力線ｈを通して転送元アドレス
を受取り、入出力線ｊにアクセスされたデータを出力す
る。

また、制御回路２３は入力線ｇを通してデータ転送命令
実行中の信号及びリードの指定を受取ると制御線ｋを通
じてデータバッファ２４を出力状態にするとともに、制
御線ｇを通じてレジスタ２２をデータラッチ状態に制御
する。これにより、人出力線ｊに出力されたデータは人
出力線１を通じてシステムバス３中のデータ線Ｃに送出
されるとともに、レジスタ２２に保持される。

一方、ブロッサ１は転送元アドレスを出力してから、メ
モリ２１のアクセス時間が確保できるだけの時間をおい
た後、主記憶装置からのデータ転送を待たずに出力線ｄ
にライトの指示を出力し、出力線ｅに転送先アドレスを
出力する。すると、システムバス３中の制御線ａ１アド
レス線ｂを夫々通して、再び主記憶装置２に送られる。

制御回路２３が入力線ｇを通して、データ転送命令実行
中の信号及びライトの指示を受取ると制御線ｋを通じて
データバッファ２４を非出力状態にするとともに、制御
線ρを通じてレジスタ２２を出力状態に制御する。これ
により、前に保持されていた転送元のアドレスからのデ
ータが人出力線ｊに出力される。

メモリ２１は人力線ｈを通じて転送先アドレスを受取る
とともに、人出カ線ｊを通じてデータを受取る。すると
、メモリ２１の転送先アドレスにデータが書込まれ、デ
ータ転送処理が終了となる。

なお、システムバス３中のデータ線Ｃに送出されたデー
タは入出力線ｆを通してプロセッサ１に送られる。プロ
セッサ１は最初のバスサイクルを終了し、人出力線ｆに
データを送り返して２回目のバスサイクルを終了するが
、主記憶装置内においてデータ転送処理が既に終了して
いる。このため、主記憶装置２は次のプロセッサ１のア
クセスに備えることができることとなる。

つまり、本発明は記憶装置内のメモリのあるアドレス、
すなわち転送元アドレスからの出カデータを一時保持す
るレジスタを設け、その出カデータをメモリの他のアド
レス、すなわち転送先アドレスに書込むという処理によ
ってデータ転送処理を実現するため、従来必要であった
主記憶装置とプロセッサとのデータ転送時間を省略でき
るのである。

発明の効果 以上説明したように本発明は、データ転送命令実行中で
あることを示す信号線と、データ転送命令実行中に転送
元アドレスから読出されたデータを保持するレジスタと
、システムバス制御線に接続されプロセッサがデータ転
送を終了する前に自装置内でデータ転送制御を行う制御
回路とを記憶装置内に設けることにより、データ転送時
間を短縮し、データ転送処理全体のスループットを向上
させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例による記憶装置を含む情報処理
装置の主要部，の横或を示すブロック図である。 主要部分の符号の説明 １・・・・・・プロセッサ ２１・・・・・・メモリ ２２・・・・・・レジスタ ２３・・・・・・制御回路 ２４・・・・・・データバッファ

Claims (1)

【特許請求の範囲】
1. （１）上位装置からのアクセスに応答して所定のアドレ
   スからデータを送出するメモリを含む記憶装置であって
   、前記メモリが送出したデータを保持する保持手段と、
   前記上位装置からの他のアクセスに応答して前記保持手
   段に保持されたデータを他のアドレスに書込む書込手段
   とを有することを特徴とする記憶装置。