JPH03256148A - キャッシュメモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、コンピュータシステム等に用いられるキャ
ッシュメモリ制御装置、特にキャッシュ動作の連応性向
上手段に関する。

［従来の技術］ 一般に、高速プロセッサの動作遅延を防ぐため、低速で
ある主メモリとは別に、小容量の高速ロ力ルバッファで
あるキャッシュメモリを設けることがある。キャッシュ
メモリは、主メモリ内の使用頻度の高いデータ、あるい
は最後に使用されたデータ等を格納しておき、プロセッ
サがメモリアクセスする際に、必要なデータがこのキャ
ッシュメモリ内にあれば、時間のかかる主メモリへのア
クセスが不要となってシステムの性能が向上する。

第３図はこの関係を示す公知文献、例えば「日経エレク
トロニクスＪ　Ｎｏ、３８６　ｐ２０４−２０７（１９
８Ｂ−１−１３、日経マグロウヒル社発行）に示された
概念の構成ブロック図である。

第３図において、プロセッサ（１）は、キャッシュメモ
リ（２）と主メモリ（３）とに接続されており、データ
（４）及びアドレス（５）により、連系されている。

この様な構成における動作を説明すると、プロセッサ（
１）はリードアクセス中にアドレス（５）をキャッシュ
メモリ（２）に出力する。すると、キャッシュメモリ（
２）は、アドレス（５）に基づいて、プロセッサ（１）
が要求するデータが格納されているか否かを判定する。

その結果、格納されていると判定された（以下ヒツトと
称する）場合、キャッシュメモリ（２）は、プロセッサ
（１）が要求するデータを、データ（４）としてプロセ
ッサ（１）へ返送する。

一方、要求されたデータを発見できない場合、キャッシ
ュメモリ（２）は、入力アドレスに相当する信号を主メ
モリ（３）に伝送して要求されたデータを主メモリ（３
）から取り出してキャッシュメモリ（２）に格納する。

さらに、要求されたデータはプロセッサ（１）に伝送さ
れる。

ここで、例えばダイレクトマツブト方式のキャッシュメ
モリにおけるメモリ上のデータ配置の概念を第４図に示
す。

第４図に示す場合、主メモリ（３）におけるデータ１、
データ２、データ４、及びデータ６は使用頻度が低く、
キャッシュメモリ（２）上の同一領域に対応するため、
これらのうちいずれか一つのデータが格納できるのみで
、全部を格納することはできない。

［発明が解決しようとする課題］ 従来のキャッシュメモリ制御装置は、以上のような構成
であったため、プロセッサの出力信号がそのままキャッ
シュメモリの入力アドレス信号となり、主メモリ内の使
用頻度の高いデータ配置のままだと、キャッシュメモリ
のヒツト率が低下するという問題点があった。

この発明は、かかる課題を解決するためになされたもの
で、主メモリ内のデータ配置やキャッシュメモリの制御
方式に応じて、キャッシュメモリのヒツト率を最適化す
ることのできるキャッシュメモリ制御装置を得ることを
目的とする。

［課題を解決するための手段］ この発明に係るキャッシュメモリ制御装置は、プロセッ
サが出力するアドレスを、キャッシュメモリのアドレス
に変換するアドレス変換器を有するものである。

［作用］ この発明によるキャッシュメモリ制御装置においては、
アドレス変換器が、主メモリ上のデータ配置やキャッシ
ュメモリの制御方式に応じて、ヒツト率が最適となるよ
うにアドレス変換を行うため、ヒツト率の高いシステム
が得られ、システムの性能が向上する。

［実施例コ 次に、図によってこの発明の一実施例を説明する。

第１図は、この発明によるキャッシュメモリ制御装置の
構成ブロック図である。

同図において、プロセッサ（１）とキャッシュメモリ（
２）との間にはアドレス変換器（６）が設けられ、プロ
セッサ（１）のアドレス（５）即ち主メモリ（３）のア
ドレスとは異なる変換アドレス（７）がアドレス変換器
（６）によりキャッシュメモリ（２）に与えられる。

ここで、プロセッサ（１）がリードアクセス中に、アド
レス（５）をアドレス変換器（６）に出力すると、アド
レス変換器（６）は、アドレス（５）を変換アドレス（
７）に１対１に変換する。

変換アドレス（７）が入力されたキャッシュメモリ（２
）は、変換アドレス（７）に基づき、従来と同様にキャ
ッシュ動作を行う。

アドレス変換器（６）によるアドレス変換方法は、主メ
モリ（３）のデータ配置や、ダイレクトマツプ、セット
アソシアティブ等のキャッシュ方式に依存し、ヒツト率
が最も高くなるような変換を行う。

第２図は、ダイレクトマツプ方式のキャッシュメモリに
おけるアドレス変換前後のメモリ上のデータ配置の概念
図である。

この方式において、アドレス変換をしないと、主メモリ
（３）上のデータ配置のデータ１、データ２、データ４
、データ６は、キャッシュメモリ（２）の同一領域に対
応して、これらを同時に格納することができず、ヒツト
率の悪いものとなるのであるが、この発明によるアドレ
ス変換器（６）が存在することにより、主メモリ（３）
上のデータが第２図の中央部の配置になったと等価にな
る。

このアドレス変換は、データ２、データ４、データ６の
使用頻度が高い場合に便利なように、これらのデータが
中央部に在ると等価なように変換した例で、キャッシュ
メモリ（２）にも使用頻度の高いデータが並列的に格納
されるようになっている。

これにより、キャッシュメモリ（２）のヒツト率が向上
するばかりか、ヒツトミスした場合に主メモリ（３）の
データを格納し直す時間も大幅に短縮できる。このよう
にして、従来の何倍かのヒツト率が達成できる。

なお、アドレス変換器（６）としては、ロジックで構成
すること、あるいは専用演算器を用いることが可能であ
る。さらには、これをＲＡＭにより構成し、システム立
上げ時に変換方法を設定すること、あるいはこれをＲＯ
Ｍ化することも可能である。

［発明の効果］ この発明は以上説明した通り、アドレス変換器により、
キャッシュメモリに入力されるアドレス信号を、ヒツト
率が最高となる様に変換できる構造としたことにより、
システムの運転効率を大幅に向上できる効果か有る。

【図面の簡単な説明】

第１図はこの発明の一実施例によるキャッシュメモリ制
御装置を示すブロック図、第２図はこの発明におけるア
ドレス変換によるデータ配置の概念図、第３図は従来の
キャッシュメモリ制御装置を示すブロック図、第４図は
従来のメモリ上のデータ配置を示す概念図である。 図中、（１）はプロセッサ、（２）はキャッシュメモリ
、（３）は主メモリ、（４）はデータ、（５）はアドレ
ス、（６）はアドレス変換器、（７）は変換アドレスで
ある。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. プロセッサの指示によりキャッシュメモリ内の該当デー
   タをプロセッサへ送出し、該当データが前記キャッシュ
   メモリ内に存在しない場合には主メモリより該当データ
   をキャッシュメモリへ格納してキャッシュ動作を行うキ
   ャッシュメモリ制御装置において、前記プロセッサとキ
   ャッシュメモリとの間に介設されて、前記プロセッサの
   出力するアドレスを、キャッシュメモリの入力アドレス
   に変換するアドレス変換器を備えることを特徴とするキ
   ャッシュメモリ制御装置。