JPS63245545A - Ｄｍａ方式 - Google Patents
Ｄｍａ方式Info
- Publication number
- JPS63245545A JPS63245545A JP7854287A JP7854287A JPS63245545A JP S63245545 A JPS63245545 A JP S63245545A JP 7854287 A JP7854287 A JP 7854287A JP 7854287 A JP7854287 A JP 7854287A JP S63245545 A JPS63245545 A JP S63245545A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- address
- cpu
- memory
- conversion table
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はベージングを行なう計算機システムに用いて好
適なりＭＡ方式に関する。
適なりＭＡ方式に関する。
（従来の技術）
第４図に従来の４−ジングを行なう計算機システムの構
成例を示す。図において、４ノはＣＰＵ 。
成例を示す。図において、４ノはＣＰＵ 。
４２はＣＰＵ ４１の主メモリアクセスに対する管理を
行なうメモリ管理ユニｙ ） （ＭＭＵ） 、 ４３は
主メモリ、４４は主メモリ４３との間でＤＭＡ転送を行
なうＤＭＡデバイスである。４５はシステムパスであシ
、上記メモリ管理ユニット４２．主メモリ４３そしてＤ
ＭＡデバイス４４が共通接続される。
行なうメモリ管理ユニｙ ） （ＭＭＵ） 、 ４３は
主メモリ、４４は主メモリ４３との間でＤＭＡ転送を行
なうＤＭＡデバイスである。４５はシステムパスであシ
、上記メモリ管理ユニット４２．主メモリ４３そしてＤ
ＭＡデバイス４４が共通接続される。
上記構成の装置において、 ＣＰＵ ４１が出力する論
理アドレスは、メモリ管理ユニット４２によって物理ア
ドレスに変換され主メモリ４３に与えられる。一方ダイ
レクトメモリアクセス（ＤＭＡ ）時のアドレスはメモ
リ管理ユニット４２を経由しないので、ＤＭＡデバイス
４４は物理アドレスを出力して主メモリ４３′ｔ−アク
セスする。従がって、−２−ジ単位で物理アドレスが不
連続であるため、−２−ジ枠を越えるＤＭＡ転送が簡単
にはできないという問題や、主メモリの容量が大きい場
合に全ての主メモリ領域をアクセスする能力のないＤＭ
Ａデバイス４４は、 ＤＭＡ転送ができないという問題
があった。
理アドレスは、メモリ管理ユニット４２によって物理ア
ドレスに変換され主メモリ４３に与えられる。一方ダイ
レクトメモリアクセス（ＤＭＡ ）時のアドレスはメモ
リ管理ユニット４２を経由しないので、ＤＭＡデバイス
４４は物理アドレスを出力して主メモリ４３′ｔ−アク
セスする。従がって、−２−ジ単位で物理アドレスが不
連続であるため、−２−ジ枠を越えるＤＭＡ転送が簡単
にはできないという問題や、主メモリの容量が大きい場
合に全ての主メモリ領域をアクセスする能力のないＤＭ
Ａデバイス４４は、 ＤＭＡ転送ができないという問題
があった。
（発明が解決しようとする問題点）
これを解決するために第５図に示す構成を持つ計算機シ
ステムが出現した。図中、５１はＣＰＵ 。
ステムが出現した。図中、５１はＣＰＵ 。
５２はメモリ管理ユニット、５３は主メモリ。
５４はＤＭＡデバイス、５５は論理アドレスバス。
５６は物理アドレスバスである。このような装置構成に
おいては、第４図に示す例とは異ｆｉ、ＤＭＡデバイス
５４が論理アドレスバス５５に接続されておシ、論理ア
ドレスで主メモリをアクセスできるため、第４図に示す
例で発生したページ枠の問題や、ＤＭＡデバイスのアド
レシング能力の問題を避けることができる。しかしなが
ら、ＣＰＵ ５１とメモリ管理ユニット５２の結合が疎
にな、９．ＣＰＵ５１の主メモリアクセス性能が低下す
るという問題が発生する。最近のマイクロプロセッサに
はメモリ管理ユニツ） ５２ ’！ｋ ＣＰＵチップ上
に内蔵し、メモリアクセス性能を向上させておシ、その
ようなマイクロプロセッサでは論理アドレスかチップ外
部に出ていないのでＤＭＡデバイス５４を論理アドレス
バス５５に接続できない。更に、主メモリ５３上のアド
レス変換テーブルをサーチしてマツピングをおこなう方
式のメモリ管理ユニットにおいては、テーブルサーチが
頻繁に発生すると論理アドレスバスの転送能力が落ち、
リアルタイム性を要求されるＤＭＡデバイスが接続でき
ないという欠点があった・ 本発明は上記欠点に鑑みてなされたものであシ、ページ
枠を越えるデータ転送であっても連続したＤＭＡアドレ
スをとることが出来、且つアドレシング能力の低いＤＭ
Ａデバイスであっても大容量の物理メモリにアクセス出
来るＤＭＡ方式を提供することを目的とする。
おいては、第４図に示す例とは異ｆｉ、ＤＭＡデバイス
５４が論理アドレスバス５５に接続されておシ、論理ア
ドレスで主メモリをアクセスできるため、第４図に示す
例で発生したページ枠の問題や、ＤＭＡデバイスのアド
レシング能力の問題を避けることができる。しかしなが
ら、ＣＰＵ ５１とメモリ管理ユニット５２の結合が疎
にな、９．ＣＰＵ５１の主メモリアクセス性能が低下す
るという問題が発生する。最近のマイクロプロセッサに
はメモリ管理ユニツ） ５２ ’！ｋ ＣＰＵチップ上
に内蔵し、メモリアクセス性能を向上させておシ、その
ようなマイクロプロセッサでは論理アドレスかチップ外
部に出ていないのでＤＭＡデバイス５４を論理アドレス
バス５５に接続できない。更に、主メモリ５３上のアド
レス変換テーブルをサーチしてマツピングをおこなう方
式のメモリ管理ユニットにおいては、テーブルサーチが
頻繁に発生すると論理アドレスバスの転送能力が落ち、
リアルタイム性を要求されるＤＭＡデバイスが接続でき
ないという欠点があった・ 本発明は上記欠点に鑑みてなされたものであシ、ページ
枠を越えるデータ転送であっても連続したＤＭＡアドレ
スをとることが出来、且つアドレシング能力の低いＤＭ
Ａデバイスであっても大容量の物理メモリにアクセス出
来るＤＭＡ方式を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明は、上述した情報処理装置において、ＣＰＵによ
シ生成される論理アドレスを物理アドレスに変換するア
ドレス変換テーブルを持つメモリ管理ユニットとは別に
、ＤＭＡデバイスから出力されるＤＭＡアドレスを物理
ア′ドレスにマツピングするＤＭＡアドレス変換テーブ
ルが格納されるメモリを備えた。このＤＭＡアドレス変
換テーブルはＣＰＵＫよシ管理されるもので、物理アド
レス上の一部にマツピングされており、ＣＰＵはその物
理アドレスをアクセスすることでリード／ライト出来る
。
シ生成される論理アドレスを物理アドレスに変換するア
ドレス変換テーブルを持つメモリ管理ユニットとは別に
、ＤＭＡデバイスから出力されるＤＭＡアドレスを物理
ア′ドレスにマツピングするＤＭＡアドレス変換テーブ
ルが格納されるメモリを備えた。このＤＭＡアドレス変
換テーブルはＣＰＵＫよシ管理されるもので、物理アド
レス上の一部にマツピングされており、ＣＰＵはその物
理アドレスをアクセスすることでリード／ライト出来る
。
（作用）
上記構成において、まず入出力要求が発生したとき、Ｃ
ＰＵはアドレス変換テーブルの使用されていない連続し
たエントリイをデータ転送に必要な分だけ確保する。そ
して、入出力要求を出したプログラムのアドレス変換テ
ーブルを参照し、論理アドレスに対応する物理アドレシ
ングべ先に確保したアドレス変換テーブルの二ン） Ｉ
Ｊイに設定する。更に、ＤＭＡデバイスに対し使用する
工ントリイに対応するＤＭＡアドレスに対してＤＭＡ転
送を行なう様コマンド生成もしくは・ヤラメータ設定を
行ないＤＭＡ転送をスタートする。ＤＭＡデバイスはＣ
ＰＵによシ通知されるＤＭＡアドレスを出力してＤＭＡ
転送を行なうがそのアドレスはＤＭＡアドレス変換テ
ーブルによって変換され、入出力要求のあった論理アド
レスに対応する物理アドレス位置にデータが書込まれる
。
ＰＵはアドレス変換テーブルの使用されていない連続し
たエントリイをデータ転送に必要な分だけ確保する。そ
して、入出力要求を出したプログラムのアドレス変換テ
ーブルを参照し、論理アドレスに対応する物理アドレシ
ングべ先に確保したアドレス変換テーブルの二ン） Ｉ
Ｊイに設定する。更に、ＤＭＡデバイスに対し使用する
工ントリイに対応するＤＭＡアドレスに対してＤＭＡ転
送を行なう様コマンド生成もしくは・ヤラメータ設定を
行ないＤＭＡ転送をスタートする。ＤＭＡデバイスはＣ
ＰＵによシ通知されるＤＭＡアドレスを出力してＤＭＡ
転送を行なうがそのアドレスはＤＭＡアドレス変換テ
ーブルによって変換され、入出力要求のあった論理アド
レスに対応する物理アドレス位置にデータが書込まれる
。
このことにより 、 Ｊ−ジ枠を越えるデータ転送であ
っても連続したＤＭＡアドレスをとることが出来、アド
レシング能力の低いＤＭＡデバイスであっても容量の大
きな物理メそりにアクセス可とする。
っても連続したＤＭＡアドレスをとることが出来、アド
レシング能力の低いＤＭＡデバイスであっても容量の大
きな物理メそりにアクセス可とする。
（実施例）
以下、図面を使用して本発明実施例について詳細に説明
する。第１図は本発明の実施例を示すブロック図である
。図釦おいて、１ノはＣＰＵ 。
する。第１図は本発明の実施例を示すブロック図である
。図釦おいて、１ノはＣＰＵ 。
１２はＣＰＵ Ｋよシ生成される論理アドレスを王メモ
リ１３にマツピングされたアドレス変換テーブルを索引
して物理アドレスに変換するメモリ管理ユニット（ＭＭ
Ｕ ）である。１３は主メモリ、１４ばＤＭＡデバイス
である。１５は本発明の特徴であるＤＭＡアドレス変換
テーブルが格納されるメモリユニットでｓｂ、ＣＰＵ
１１によｆｉ ＲＥＡＤ／ＷＲＩＴＥ サレ。
リ１３にマツピングされたアドレス変換テーブルを索引
して物理アドレスに変換するメモリ管理ユニット（ＭＭ
Ｕ ）である。１３は主メモリ、１４ばＤＭＡデバイス
である。１５は本発明の特徴であるＤＭＡアドレス変換
テーブルが格納されるメモリユニットでｓｂ、ＣＰＵ
１１によｆｉ ＲＥＡＤ／ＷＲＩＴＥ サレ。
ＤＭＡデバイス１４が出力するＤＭＡアドレスを物理ア
ドレスに変換し出力するものである。１６はシステムノ
マスである。
ドレスに変換し出力するものである。１６はシステムノ
マスである。
第２図、第３図は本発明実施例の動作を説明するために
引用した図であり、それぞれ、ＤＦｉ’１Ａ７）’レス
変換テーブルの機能を概念的に示す図、ＤＭＡアドレス
変換テーブルのソフトウェアビシビリティを概念的に示
す図である。
引用した図であり、それぞれ、ＤＦｉ’１Ａ７）’レス
変換テーブルの機能を概念的に示す図、ＤＭＡアドレス
変換テーブルのソフトウェアビシビリティを概念的に示
す図である。
以下本発明実施例の動作について詳細に説明する。ＣＰ
Ｕ １１から主メモリ１３をアクセスする場合はＣＰＵ
１１の出力する論理アドレスが物理アドレスに変換さ
れてメモリ１３に与えられる。これは従来例と全く同じ
である。次にＤＭＡの場合はＤＭＡデバイス１４の出力
するＤＭＡアドレスはＣＰＵ１１のメモリ管理ユニット
１２とは異ったＤＭＡアドレス変換テーブル１５によっ
てマツピングされる。第２図にＤＭＡアドレス変換テー
ブルの機能が作用的に示されている。この例では、ペー
ジサイズが１３ピツト（８ＫＢ）であり、ＤＭＡアドレ
ス２６ピツトのうち、上位１３ビツトを変換している。
Ｕ １１から主メモリ１３をアクセスする場合はＣＰＵ
１１の出力する論理アドレスが物理アドレスに変換さ
れてメモリ１３に与えられる。これは従来例と全く同じ
である。次にＤＭＡの場合はＤＭＡデバイス１４の出力
するＤＭＡアドレスはＣＰＵ１１のメモリ管理ユニット
１２とは異ったＤＭＡアドレス変換テーブル１５によっ
てマツピングされる。第２図にＤＭＡアドレス変換テー
ブルの機能が作用的に示されている。この例では、ペー
ジサイズが１３ピツト（８ＫＢ）であり、ＤＭＡアドレ
ス２６ピツトのうち、上位１３ビツトを変換している。
変換テーブルは８にエントリイから成シ、１エントリイ
は１８ビツトの物理アドレスの上位ビットを保持してお
シ、２ギガパイ）（ＧＢ）までアドレッシング可能な構
成になっている＠このよう［、ＤＭＡアドレス変換テー
ブル１５はＤＭＡデバイス１４の出力するＤＭＡアドレ
スを物理アドレスにマツピングする働きをする。ＤＭＡ
アドレス変換テーブル１５は、 ＣＰＵＪ Ｉ Ｋよシ
管理される。
は１８ビツトの物理アドレスの上位ビットを保持してお
シ、２ギガパイ）（ＧＢ）までアドレッシング可能な構
成になっている＠このよう［、ＤＭＡアドレス変換テー
ブル１５はＤＭＡデバイス１４の出力するＤＭＡアドレ
スを物理アドレスにマツピングする働きをする。ＤＭＡ
アドレス変換テーブル１５は、 ＣＰＵＪ Ｉ Ｋよシ
管理される。
第３図はＣＰＵ １１からのビジビリティを示している
。物理アドレス上の一部にマツピングされておシ、ＣＰ
Ｕ １１はその物理アドレスをアクセスすることで、ア
ドレス変換テーブル１５をリード／ライトできる。
。物理アドレス上の一部にマツピングされておシ、ＣＰ
Ｕ １１はその物理アドレスをアクセスすることで、ア
ドレス変換テーブル１５をリード／ライトできる。
さて、システムの動作に沿って説明すると。
ＣＰＵ Ｉ Ｚ上で実行されているソフトウェアに入出
力処理の要求が生じたとき、Ｏ８（オペレーティングシ
ステム）は入出力デバイスとのデータ転送を行う主メモ
リ１３の論理アドレスと入出力デバイスを認識している
。Ｏ８はＤＭＡアドレス変換テーブル１５を管理してお
シ、まず、使用されていない連続したエントリイをデー
タ転送に必要な分だけ確保する。次ＫＯ８は入出力要求
を出したプログラムのアドレス変換テーブル（主メモリ
１３上にマツピング）をサーチし、論理アドレスに対応
する物理アドレスを調べ、先に確保したアドレス変換テ
ーブル１５の二ントリイに設定する。更に、Ｏ８は、
ＤＭＡデバイス１４に対し、使用するエントリイに対応
するＤＭＡアドレスに対してＤＭＡ転送を行なうようコ
マンドを発生もしくは／４′ラメータを設定するなシし
て、ＤＭＡ転送をスタートさせる。
力処理の要求が生じたとき、Ｏ８（オペレーティングシ
ステム）は入出力デバイスとのデータ転送を行う主メモ
リ１３の論理アドレスと入出力デバイスを認識している
。Ｏ８はＤＭＡアドレス変換テーブル１５を管理してお
シ、まず、使用されていない連続したエントリイをデー
タ転送に必要な分だけ確保する。次ＫＯ８は入出力要求
を出したプログラムのアドレス変換テーブル（主メモリ
１３上にマツピング）をサーチし、論理アドレスに対応
する物理アドレスを調べ、先に確保したアドレス変換テ
ーブル１５の二ントリイに設定する。更に、Ｏ８は、
ＤＭＡデバイス１４に対し、使用するエントリイに対応
するＤＭＡアドレスに対してＤＭＡ転送を行なうようコ
マンドを発生もしくは／４′ラメータを設定するなシし
て、ＤＭＡ転送をスタートさせる。
ＤＭＡデバイス１４はＯ８よシ連絡されるＤＭＡアドレ
スを出力してＤＭＡ転送を行なうが、ＤＭＡアドレスは
ＤＭＡアドレス変換テーブル１５によって変換され、入
出力要求のあった論理アドレスに対応する物理メモリに
効率良くデータ転送が行なわれる。
スを出力してＤＭＡ転送を行なうが、ＤＭＡアドレスは
ＤＭＡアドレス変換テーブル１５によって変換され、入
出力要求のあった論理アドレスに対応する物理メモリに
効率良くデータ転送が行なわれる。
［発明の効果コ
以上説明の様に本発明に従えば以下に列挙する効果が得
られる。
られる。
（１）″！！−ジングを行なう装置において、ページ枠
を越えるＤＭＡ転送であっても連続したＤＭＡアドレス
をとることができる。
を越えるＤＭＡ転送であっても連続したＤＭＡアドレス
をとることができる。
（２）アドレシング能力の低いＤＭＡデバイスであって
も、容量の大きい物理メモリにアクセスできる。
も、容量の大きい物理メモリにアクセスできる。
（３） ＣＰＵが用いるメモリ管理ユニットとＤＭＡア
ドレス変換テーブルとが独立に存在するため、ＣＰＵの
高速メモリアクセスが可能であシ、且つ、ＣＰＵとメモ
リ管理ユニットを同一チップ上に集積化できる。
ドレス変換テーブルとが独立に存在するため、ＣＰＵの
高速メモリアクセスが可能であシ、且つ、ＣＰＵとメモ
リ管理ユニットを同一チップ上に集積化できる。
（４）また、ＤＭＡアドレス変換テーブルがＣＰＵのメ
モリ管理ユニットと独立しているため、リアルタイム性
が要求されるＤＭＡにも対応できる。
モリ管理ユニットと独立しているため、リアルタイム性
が要求されるＤＭＡにも対応できる。
第１図は、本発明の実施例を示すブロック図。
第２図、第３図は本発明実施例の動作を説明するために
引用した図であシ、それぞれ、 ＤＭＡアドレス変換テ
ーブルの機能を概念的に示す図、ＤＭＡアドレス変換テ
ーブルのソフトウェアビシビリティを概念的に示す図で
ある。第４図、第５図は共に従来例を示すブロック図で
ある。 １ノ・・・ＣＰＵ、１２・・・メモリ管理ユニット、１
３・・・主メモリ、１４・・・ＤＭＡデバイス、１５・
・・ＤＭＡアドレス変換テーブル、１６・・・システム
パス。 出願人代理人 弁理士 鈴 江 武 彦第１図 第４図
引用した図であシ、それぞれ、 ＤＭＡアドレス変換テ
ーブルの機能を概念的に示す図、ＤＭＡアドレス変換テ
ーブルのソフトウェアビシビリティを概念的に示す図で
ある。第４図、第５図は共に従来例を示すブロック図で
ある。 １ノ・・・ＣＰＵ、１２・・・メモリ管理ユニット、１
３・・・主メモリ、１４・・・ＤＭＡデバイス、１５・
・・ＤＭＡアドレス変換テーブル、１６・・・システム
パス。 出願人代理人 弁理士 鈴 江 武 彦第１図 第４図
Claims (1)
- ＣＰＵと主メモリとＤＭＡデバイスがシステムバスを介
して接続される情報処理装置において、ＣＰＵから主メ
モリをアクセスする際、ＣＰＵによって与えられる論理
アドレスを物理アドレスに変換するアドレス変換テーブ
ルを備えたメモリ管理ユニットと、ＣＰＵによってリー
ド／ライトされ、ＤＭＡデバイスが出力するアドレスを
物理アドレスに変換するＤＭＡアドレス変換テーブルが
格納されるメモリユニットとを備え、上記メモリ管理ユ
ニットとは独立にＤＭＡアドレス変換テーブルを用いダ
イレクトメモリアクセスを行なうことを特徴とするＤＭ
Ａ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7854287A JPS63245545A (ja) | 1987-03-31 | 1987-03-31 | Ｄｍａ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7854287A JPS63245545A (ja) | 1987-03-31 | 1987-03-31 | Ｄｍａ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63245545A true JPS63245545A (ja) | 1988-10-12 |
Family
ID=13664801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7854287A Pending JPS63245545A (ja) | 1987-03-31 | 1987-03-31 | Ｄｍａ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63245545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008123389A (ja) * | 2006-11-15 | 2008-05-29 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2009512919A (ja) * | 2005-10-07 | 2009-03-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 改良されたｄｍａｃ変換メカニズムのためのシステム及び方法 |
-
1987
- 1987-03-31 JP JP7854287A patent/JPS63245545A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009512919A (ja) * | 2005-10-07 | 2009-03-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 改良されたｄｍａｃ変換メカニズムのためのシステム及び方法 |
| JP2008123389A (ja) * | 2006-11-15 | 2008-05-29 | Renesas Technology Corp | 半導体集積回路装置 |
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