JPH05250258A - キャッシュ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 データ転送命令、外部記憶装置から内部の記
憶装置へのロード動作等のアドレスの連続した書き込み
が継続する場合にも、処理の高速化とメモリのビジー率
の低減とを図り、装置全体のメモリスループットの向上
させる。 【構成】 中間記憶装置にキャッシュメモリをもつ情報
処理装置において、大量のデータを転送する場合のため
に、中間記憶装置内に１ブロック分のバッファ３８が設
けられ、キャッシュメモリ３１に対してブロック単位に
一括書き込みを行う。また、該一括書き込み時に、キャ
ッシュのそのブロックは、その全てが書き込みデータに
更新され不要となるため、そのデータがキャッシュメモ
リに未登録の場合でも、主記憶７から該当ブロックデー
タを転送登録する動作を省略する。この動作は、メモリ
アクセス要求装置から、アドレスのブロック渡りを示す
信号が与えられたときに行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュ制御方式に
係り、特に、主記憶装置及びキャッシュメモリのビジー
率の低減を図ることができる高速に動作可能なキャッシ
ュ制御方式に関する。

【０００２】

【従来の技術】一般に、情報処理装置は、メモリアクセ
スの動作速度を高めるために、命令処理装置と主記憶装
置との間に、バッファメモリとして、高速動作可能なキ
ャッシュメモリが設けられて構成されている。

【０００３】キャッシュメモリは、メモリアクセス要求
発生装置からのアクセスに応じて、そのアクセス要求の
アドレスがキャッシュメモリ内に存在する（キャッシュ
にヒットした）場合、そのままキャッシュメモリ内にデ
ータを書き込み、あるいは、キャッシュメモリ内からデ
ータを読み出している。また、アクセス要求アドレスが
キャッシュメモリ内に存在しない場合、主記憶装置から
該当するデータを含む１ブロック分のデータを転送し、
キャッシュメモリに登録した後、書き込み読み出しを実
行する動作が行われる。

【０００４】そして、１つのメモリアクセス要求発生装
置から、アドレスの連続した多数の書き込み動作が継続
し、かつ、そのアドレスがキャッシュメモリ内に存在し
ない場合、アクセス要求のアドレスが、キャッシュメモ
リのブロック境界を渡るたびに、主記憶装置からのデー
タ転送、及び、転送されたデータのキャッシュメモリへ
の登録動作が行われ、その後、キャッシュメモリに対し
て小きざみな多数回の書き込み動作が実行される。

【０００５】このため、前述の動作を実行する場合、メ
モリアクセス要求発生装置からの一連の書き込み動作
は、主記憶装置からのデータ転送とキャッシュメモリへ
の登録動作のために多大の時間が占有された状態で行わ
れることになり、結果的に書き込み動作の速度を低下さ
せている。また、多数回の小きざみな書き込みは、キャ
ッシュメモリのビジー率の上昇を招き、他の装置による
メモリアクセスを伴う処理の速度に大きな影響を与えて
いる。

【０００６】なお、この種のキャッシュメモリの制御に
関する従来技術として、例えば、特開昭５８−５０６９
５号公報等に記載された技術が知られている。

【０００７】

【発明が解決しようとする課題】前述した従来技術は、
キャッシュメモリを備えた中間記憶装置を有する情報処
理装置において、１つのメモリアクセス要求発生装置か
ら、アドレスの連続した多数の書き込み動作が継続して
発行された場合、小きざみな書き込み動作による頻繁な
キャッシュメモリへのアクセスが行われ、また、多くの
頻度で主記憶装置へのアクセスとキャッシュメモリへの
登録動作とが行われるため、書き込み動作の速度の低下
を生じさせ、主記憶装置とキャッシュメモリとのビジー
率を上昇させ、結果として他のメモリアクセス要求発生
装置の処理速度を低下させてしまうという問題点を有し
ている。

【０００８】本発明の目的は、前記従来技術の問題点を
解決し、データ転送命令、外部記憶装置から内部の記憶
装置へのロード動作等のアドレスの連続した書き込みが
継続する場合にも、処理の高速化とメモリのビジー率の
低減とを図り、装置全体のメモリスループットの向上さ
せることのできるキャッシュ制御方式を提供することに
ある。

【０００９】

【課題を解決するための手段】本発明によれば前記目的
は、キャッシュメモリを備えた中間記憶装置を有する情
報処理装置において、１つのメモリアクセス要求発生装
置から、アドレスの連続する多数の書き込み動作が継続
して行われた場合に、小きざみな書き込みを行うことな
く、キャッシュメモリの１ブロック分の書き込みを一括
して行い、かつ、書き込みアドレスがキャッシュメモリ
に登録されていない場合に、主記憶装置内の該当データ
へのアクセスとキャッシュメモリへの登録動作とを省略
して、直接キャッシュメモリに書き込み動作を行うよう
にすることにより達成される。

【００１０】すなわち、本発明によれば前記目的は、キ
ャッシュメモリを備えた中間記憶装置を有する情報処理
装置において、１つのメモリアクセス要求発生装置か
ら、アドレスの連続した多数の書き込み動作が継続して
行われた場合のために、以下に示す手段を備えることに
より達成される。

【００１１】メモリアクセス要求発生装置内に、現在の
書き込みアドレスと転送残量とを示す、書き込み動作の
進行により随時更新される２つのレジスタを設け、書き
込みアドレスレジスタの示す値が、中間記憶装置内のキ
ャッシュメモリのブロック境界をを渡るたび度毎に、転
送残量を示すレジスタの値を調べ、この値が、中間記憶
装置内のキャッシュメモリのブロック長よりも大きいと
き、現在行っている書き込み動作が、今後キャッシュメ
モリの１ブロックを超えて継続すると判断し、この時点
の、中間記憶装置へのブロック内先頭書き込み要求信号
に、この状況の検出を示す信号を加える手段を備える。

【００１２】また、中間記憶装置内に、１ブロック分の
データバッファと、メモリアクセス要求発生装置から、
書き込み要求信号と同時に前記検出信号を合わせて受け
取った場合に、データを直接キャッシュメモリに書き込
まず、前記のバッファにデータを一旦蓄えた後、一括し
てデータの書き込みを行う制御手段とを備える。

【００１３】また、中間記憶装置内に、前述した一括書
き込みを行う際、たとえその書き込みアドレスがキャッ
シュメモリに存在しなくても、該ブロックデータは、メ
モリアクセス要求発生装置からの書き込みにより、他の
データに更新し尽くされてしまうため、主記憶装置から
そのデータを転送することなく、直接キャッシュメモリ
の空きエリア、あるいは、既登録データを追い出した後
のエリアに書き込むようにする制御手段を備える。

【００１４】

【作用】前述したように、本発明によれば、メモリアク
セス要求発生装置には、一連の書き込み動作がキャッシ
ュメモリのブロック長を超えて行われることを検出する
手段が、中間記憶装置には、この検出結果により、書き
込みデータを一旦蓄えるデータバッファと、蓄えたデー
タを一括してキャッシュメモリに書き込みを行う制御手
段と、主記憶装置へのアクセスを抑止して、キャッシュ
メモリへの書き込み動作を行う制御手段とが設けられる
ことになる。

【００１５】本発明は、前述した各手段の働きにより、
命令処理装置によるデータ転送命令の実行、外部記憶装
置等からの転送動作（ロード）において、小きざみな書
き込み動作と、主記憶装置へのアクセスとを省略するこ
とができるため、前述した書き込み処理の速度を向上さ
せることができ、かつ、処理の実行時に他の処理装置に
与える処理速度上の影響を低減させることができる。

【００１６】

【実施例】以下、本発明によるキャッシュ制御方式の一
実施例を図面により詳細に説明する。

【００１７】図１は本発明の一実施例による情報処理装
置の全体の構成を示すブロック図、図２はメモリアクセ
ス要求発生装置の構成を示すブロック図、図３は中間記
憶装置の構成を示すブロック図である。図１〜図３にお
いて、１は第１の命令プロセッサ（ＩＰ０）、２は第２
の命令プロセッサ（ＩＰ１）、３は入出力プロセッサ
（ＩＯＰ）、４は拡張記憶装置（ＥＳ）、５はキャッシ
ュメモリ装置、６は中間記憶装置、７は主記憶装置、１
０は転送アドレス表示レジスタ、１１は転送残量表示レ
ジスタ、１２は拡張記憶メモリ、１３は転送制御回路、
１４はアドレスのブロック渡りを検出する検出回路、１
５は加算器、１６は減算器、３０はリクエストプライオ
リティ回路、３１はキャッシュメモリ、３２はアドレス
アレイ（Ａ．Ａ）、３３はヒット判定回路、３４はデー
タセレクタ回路、３５はフルブロックストア信号の検出
回路、３６はアドレスレジスタ、３７はアドレス選択回
路、３８はデータバッファである。

【００１８】図１に示す本発明が適用される情報処理装
置は、主記憶装置７と、１つのキャッシュメモリ装置５
を有する中間記憶装置６と、４つのメモリアクセス要求
発生装置である第１、第２の命令プロセッサ１、２と、
入出力プロセッサ３と、拡張記憶装置４とを備えて構成
されている。

【００１９】メモリアクセス要求発生装置内に設けられ
る、中間記憶装置６への書き込み動作が、キャッシュメ
モリの１ブロック分を包含することを検出するための検
出回路の詳細が図２に示されている。なお、この例は、
拡張記憶装置４の例であり、拡張記憶メモリ１２から内
部記憶に対してデータを転送するページイン動作を例と
したものである。

【００２０】図２に示す回路は、転送アドレス表示レジ
スタ１０と、転送残量表示レジスタ１１と、拡張記憶メ
モリ１２と、拡張記憶メモリからのデータ転送を制御す
る転送制御回路１３と、転送アドレス表示レジスタ１０
及び転送残量表示レジスタ１１から、転送データのアド
レスが中間記憶装置のキャッシュメモリの１ブロックを
包含していることを検出するアドレスのブロック渡りを
検出する検出回路１４と、１つの書き込み動作が行われ
るたび毎に、転送アドレス表示レジスタ１０の値を増加
させる加算器１５と、転送残量表示レジスタ１１の値を
減少させる減算器１６とを備えて構成されている。

【００２１】図２に示される拡張記憶装置４から中間記
憶装置５へのデータの転送を行う場合、まず、命令プロ
セッサ１または２から、図示していないインターフェイ
ス信号により、転送開始アドレスが転送アドレス表示レ
ジスタ１０に、転送要求量が転送残量表示レジスタ１１
にそれぞれセットされる。転送制御回路１３は、転送残
量表示レジスタ１１に値がセットされたことを認識する
と、拡張記憶メモリ１２に対し転送アドレス信号２０
に、転送アドレス表示レジスタ１０の示すアドレスを出
力するとともに、転送要求信号２１を出力する。

【００２２】これにより拡張記憶メモリ１２は、転送ア
ドレスの示すデータを読み出し、中間記憶装置６への書
き込みデータ線２２へデータを出力する。また、これと
同時に、転送制御回路１３は、転送アドレス表示レジス
タ１０が示すアドレスに対応する内部記憶装置６への書
き込みアドレスを書き込みアドレス線２３に出力した
後、書き込み要求信号線２４に書き込み要求信号を出力
する。

【００２３】転送制御回路１３は、この一連の動作を行
った後、転送終了信号２５を出力する。これにより、転
送アドレス表示レジスタ１０と転送残量表示レジスタ１
１とは、その値がそれぞれ加算器１５と減算器１６とに
より、１回に転送したバイト数だけ加算あるいは減算さ
れる。

【００２４】前述した動作は、転送残量表示レジスタ１
１の値が“０”となるまで繰り返して実行される。

【００２５】前述したような一連の動作が繰り返し実行
されている間、検出回路１４は、レジスタ１０、１１か
ら転送アドレスと転送残量とを取り込み、転送アドレス
の値が加算されたとき、そのアドレスが中間記憶装置６
内のキャッシュメモリ５のブロックを渡っているか否か
をチェックする。この場合、検出回路１４に取り込まれ
る転送アドレスは、拡張記憶装置４内のアドレスである
が、通常、拡張記憶装置４内のアドレスから内部記憶装
置６へのアドレスへの変換の単位は、キャッシュメモリ
のブロック長より大きいためなんら問題はない。

【００２６】検出回路１４は、前述したチェックの結
果、転送アドレスがキャッシュメモリ装置５のブロック
を渡ったと判断すると、続いて、レジスタ１１内の転送
残量の値をチェックする。この結果、転送残量の値がキ
ャッシュメモリのブロック長より大きい場合、検出回路
１４は、今後のアドレスの連続した書き込みがキャッシ
ュメモリの１ブロックを超えて継続することを示す１ビ
ットの信号（フルブロックストア信号）を、キャッシュ
メモリ装置５へのブロック先頭書き込みの直後の書き込
み要求送出時の書き込み要求信号２４に付加して送出す
る。

【００２７】前述したような書き込み要求を受ける中間
記憶装置６は、図３に示すように、各メモリアクセス要
求発生装置からのアクセス要求を選択するリクエストプ
ライオリティ回路３０と、キャッシュメモリ３１と、キ
ャッシュメモリ３１に登録されているアドレスを記憶す
るアドレスアレイ（Ａ．Ａ）３２と、アクセス要求のア
ドレスがキャッシュにヒットしたか否かを判定するヒッ
ト判定回路３３と、キャッシュメモリと各メモリアクセ
ス要求発生装置とのデータ線を随時切り替え接続するデ
ータセレクタ回路３４と、各メモリアクセス要求発生装
置から送出されてくるフルブロックストア信号を検出す
る検出回路３５と、フルブロックストア信号を検出した
ときのアドレスを記憶するアドレスレジスタ３６と、リ
クエストプライオリティ回路３０からのアドレスとヒッ
ト判定回路３３からのキャッシュにヒットしなかったア
ドレスとを選択し、かつ、アドレスの上位、下位を分離
してアドレスアレイ３２に送出するアドレス選択回路３
７と、１ブロック分のデータを一時的に蓄えるデータバ
ッファ３８とを備えて構成されている。

【００２８】図３に示す中間記憶装置６において、各メ
モリアクセス要求発生装置からのアクセス要求を受け取
ると、リクエストプライオリティ回路３０は、これらの
うち１つを選択し、選択したアドレスをアドレス選択回
路３７を通してアドレスアレイ３２に送出する。

【００２９】アドレスアレイ３２は、キャッシュメモリ
３１に登録されているアドレスを下位アドレスに対応す
る形式で記憶しており、下位アドレスを入力すると、登
録されているすべての上位アドレスを出力して、ヒット
判定回路３３に送る。ヒット判定回路３３は、リクエス
トプライオリティ回路３０から直接送られてきたアドレ
スと、アドレスアレイ３２からの上位アドレスとを比較
し、一致するものがあったとき、キャッシュにヒットし
たと判定する。

【００３０】キャッシュにヒットしたことが判定された
場合、データセレクタ回路３４は、直ちに、リクエスト
プライオリティ回路３０により選択されたメモリアクセ
ス要求発生装置と接続され、キャッシュメモリ３１に対
応するデータが書き込まれ、あるいは、キャッシュメモ
リ３１からの読み出しが行われ、データセレクタ回路３
４を介して、各メモリアクセス要求発生装置にデータが
送出される。

【００３１】キャッシュにヒットしなかった場合、ヒッ
ト判定回路３３は、キャッシュメモリ３１に動作を待た
せるための制御信号４０を送出すると同時に、主記憶装
置７にブロック転送要求信号線及びアドレス線４３を介
して転送ブロックアドレスを送出する。これにより、主
記憶装置７は、指定されたアドレスの１ブロック分のデ
ータを読み出し、そのデータをキャッシュメモリ３１に
転送する。

【００３２】キャッシュメモリ３１とアドレスアレイ３
２とは、ヒット判定回路３３が出力するブロック転送ア
ドレス線４２が示すアドレスに従い、それぞれ、ブロッ
クデータとその上位アドレスとを登録する。その後、キ
ャッシュメモリ３１は、待たされている書き込みまたは
読み出しの動作を行う。

【００３３】なお、前述した一連の動作は、キャッシュ
メモリ３１から主記憶装置７へのブロックデータの書き
戻し動作を伴うこともある。

【００３４】次に、メモリアクセス要求発生装置からの
書き込み要求に、フルブロックストア信号が加わってい
たときの動作を説明する。

【００３５】検出回路３５は、フルブロックストア信号
が加わっていることを検出すると、フルブロックストア
制御信号４４を出力し、主記憶装置７への転送要求信号
４３を抑止すると共に、アドレスレジスタ３６にこのフ
ルブロックストアのアドレスとアクセス要求元コードを
セットし、書き込みデータをデータバッファ３８に蓄積
する。

【００３６】その後、リクエストプライオリティ回路３
０は、アドレスレジスタ３６にセットされた要求元から
の書き込みに対して、通常の書き込み動作を行わず、デ
ータバッファへの専用線４７を介して、書き込みデータ
をデータバッファ３８に逐次蓄積する。この場合の動作
は、通常の読み出し書き込み動作とはまったく独立して
行われるため、これらの動作が阻害されることはない。

【００３７】データバッファ３８に蓄えられた１ブロッ
ク分のデータは、データバッファ３８が一杯になった時
点で、主記憶装置７からの転送／登録と同様の処理によ
り、キャッシュメモリ３１に書き込まれ、アドレスアレ
イ３２に書き込みアドレスの上位分が登録される。

【００３８】これにより、前述の書き込み動作は、小き
ざみな書き込み動作を行わず、また、キャッシュにヒッ
トしなかった場合でも、主記憶装置７からのブロックデ
ータの転送を実行することなく、そのまま短時間のうち
にキャッシュメモリ３１への一括した書き込み動作とし
て行われ、アドレスアレイ３２への登録が実行される。

【００３９】なお、この一連の動作は、キャッシュメモ
リ３１から主記憶装置７へのブロックデータの書き戻し
動作を伴うことがある。

【００４０】ところで、前述した書き込み動作の実行中
に、他のメモリアクセス要求発生装置から、同一ブロッ
クに対するアクセス要求があった場合、そのブロックの
データは、キャッシュメモリ３１あるいは主記憶装置７
と、データバッファ３８との２か所に別々に存在してい
ることになるため、その動作を保証をすることが困難で
ある。

【００４１】この場合、本発明の一実施例は、フルブロ
ックストアが検出された時点で、前述したように、アド
レスレジスタ３６に、フルブロックストア要求のブロッ
クアドレスとアクセス要求元コードとを記憶しているの
で、リクエストプライオリティ回路３０が、アドレスレ
ジスタ３６からのアドレス線４５により、他のメモリア
クセス要求発生装置からの同一ブロックへのアクセス要
求処理の開始を一時的に滞留させるように制御すること
ができる。

【００４２】なお、アドレスレジスタ３６は、データバ
ッファ３８に蓄えられているブロックデータが、キャッ
シュメモリ３１に登録された時点で、信号線４６の指示
により、そのバリッドがリセットされる。

【００４３】前述した本発明の一実施例において、アド
レスレジスタ３６は、通常の主記憶装置７からキャッシ
ュメモリ３１にブロックデータを転送登録する場合に
も、同様に動作中の同一ブロック内のアクセスによる追
突を防止する上で必要なものであり、データバッファ３
８においても、主記憶装置７とキャッシュメモリ３１と
のアクセスタイムの差を緩衝するために通常設けられて
いるものである。

【００４４】すなわち、前述した本発明の一実施例は、
検出回路等の小規模な回路を設けるのみで、アドレスの
連続する書き込み要求に対し、誤動作することなく、処
理の高速化を図ることができ、主記憶及びキャッシュメ
モリのビジー率の低減を実現することができる。

【００４５】なお、図３に示す中間記憶装置は、アドレ
スレジスタ３６とデータレジスタ３８とが１組しか設け
られていないため、複数のアクセス要求元からの書き込
み要求に対しては、アドレスレジスタ３６のバリッドを
信号線４５を介して検出回路３５に送ることにより、後
続の書き込み要求に対しては、フルブロックストアの検
出を行わず、本発明による操作を行わずに、通常の書き
込みを行うようにしているが、本発明は、アドレスレジ
スタ３６とデータレジスタ３８とを中間記憶装置に接続
されるアクセス要求元の数だけ用意することにより、全
てのアクセス要求元からの書き込み要求に対して、同時
に本発明の書き込み動作を行わせるようにすることがで
きる。

【００４６】前述により本発明の一実施例を具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その旨を逸脱しない範囲において種々変更可能で
あることはいうまでもない。特に、前述した本発明の一
実施例は、本発明を拡張記憶装置に適用したものとして
説明したが、本発明は、命令プロセッサによる転送命
令、入出力装置からのロード動作に対して、同様に適用
することができる。

【００４７】

【発明の効果】以上説明したように本発明によれば、デ
ータ転送命令、外部記憶装置から内部の記憶装置へのロ
ード動作等のアドレスが連続する書き込み動作が継続す
る場合に、処理の高速化をはかることができ、メモリの
ビジー率の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例による情報処理装置の全体の
構成を示すブロック図である。

【図２】メモリアクセス要求発生装置の構成を示すブロ
ック図である。

【図３】中間記憶装置の構成を示すブロック図である。

【符号の説明】

１ 第１の命令プロセッサ（ＩＰ０） ２ 第２の命令プロセッサ（ＩＰ１） ３ 入出力プロセッサ（ＩＯＰ） ４ 拡張記憶装置（ＥＳ） ５ キャッシュメモリ装置 ６ 中間記憶装置 ７ 主記憶装置 １０ 転送アドレス表示レジスタ １１ 転送残量表示レジスタ １２ 拡張記憶メモリ １３ 転送制御回路 １４ アドレスのブロック渡りを検出する検出回路 １５ 加算器 １６ 減算器 ３０ リクエストプライオリティ回路 ３１ キャッシュメモリ ３２ アドレスアレイ（Ａ．Ａ） ３３ ヒット判定回路 ３４ データセレクタ回路 ３５ フルブロックストア信号の検出回路 ３６ アドレスレジスタ ３７ アドレス選択回路 ３８ データバッファ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 キャッシュメモリを備えた中間記憶装置
   と、複数のメモリアクセス要求発生装置と、主記憶装置
   とを備えて構成される情報処理装置において、前記メモ
   リアクセス要求発生装置内に、書き込みアドレスと転送
   残量とを随時更新して表示する２つのレジスタを備え、
   書き込みアドレスレジスタが示す値が、中間記憶装置内
   のキャッシュメモリのブロック境界を渡る時点で、転送
   残量を示すレジスタの値を調べ、この値が、中間記憶装
   置内のキャッシュメモリのブロック長より大きいとき、
   その時点の中間記憶装置へのブロック内先頭書き込み要
   求信号に、一連の書き込み動作がさらに１ブロックを超
   えて継続することを示すフルブロックストア信号を付加
   して送出することを特徴とするキャッシュ制御方式。
2. 【請求項２】 前記中間記憶装置は、１ブロック分のデ
   ータバッファを備え、前記メモリアクセス要求発生装置
   の１つから書き込み要求を受け取ったとき、該書き込み
   要求に、前記フルブロックストア信号が付加されている
   いることを検出すると、前記書き込み要求による書き込
   みデータを直接キャッシュメモリに書き込むことなく、
   一旦前記バッファに蓄積し、該バッファに書き込みデー
   タが一杯になったとき、一括して１ブロック分のデータ
   をキャッシュメモリに書き込むことを特徴とする請求項
   １記載のキャッシュ制御方式。
3. 【請求項３】 前記中間記憶装置は、前記書き込み要求
   のアドレスがキャッシュメモリの中に存在しない場合、
   主記憶装置からブロック転送を行うことなく、直接キャ
   ッシュメモリに、書き込みデータの登録を行うことを特
   徴とする請求項２記載のキャッシュ制御方式。