JPH03257553A - 排他記憶域制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】

本発明は、主記憶上の排他記憶域の排他制御を行う排他
記憶域制御方式に関するものである。排他制御する必要
のある主記憶上の排他記憶域をハードウェアによるロッ
クを使って排他制御する計算機において、複数の装置か
らその排他記憶域に対して頻繁にアクセスする場合、こ
れらの装置間の競合による時間のロスを減らし、全体の
処理速度を向上させることが望まれている。 ［０００２］ 一般にＣＰＵから主記憶をアクセスする場合には、主記
憶のハードウェアロックとソフトウェアロックが行われ
る。 ハードウェアロックは記憶制御装置内のロックアドレス
レジスタ内にロックすべき排他制御域ロックアドレスを
セットすることにより、それ以降のアクセスアドレスと
ロックアドレスの比較により、一致した場合にアクセス
キャンセルを行うことである。 ［０００３］ ソフトウェアロックはＣＰＵまたは入出力処理装置から
、アクセスされている排他記憶域の制御用小領域にその
排他記憶域からロックされていることを示す情報（１）
を書き込むことであり、排他制御域が特定のＣＰＵまた
は入出力装置によってロックされているか否かを他のＣ
ＰＵまたは入出力装置が読み書きできるようにすること
である。 ［０００４］ ハードウェアロックは、限られた数の排他記憶域に対し
てかけられるものである。すなわち、ある時点では、ロ
ックアドレスレジスタに格納されたアドレスのみにハー
ドウェアロックがかけられる。ソフトウェアロックは主
記憶の複数の小領域に１を書き込むことにより、複数の
排他制御域にかけることができる。 ［０００５］ ハードウェアロックは、ソフトウェアロックの更新のた
めに各小領域をアクセスする時のみにかけられるもので
あり、したがって、ソフトウェアロックの更新のために
小領域をアクセスするためにかけるものであり、ソフト
ウェアロックはあるＣＰＵまたは入出力装置がある排他
制御域を所定時間自分のために排他したい時にかけるも
のである。従って、ハードウェアロックは１時点で主記
憶制御装置のロックアドレスレジスタの数だけの排他記
憶域のアドレスをロックする。ソフトウェアロックは１
時点で、複数の排他記憶域をロックすることが可能であ
る［０００６］

【従来の技術】

従来、装置Ｂ（図示せず）が更新中である排他制御され
るべき記憶域に、他の装置Ａ（図示せず）が更新するた
めに排他記憶域の更新権を獲得しようとする両図５のフ
ローチャートに示すように、ハードウェアによってその
排他記憶域の制御用小領域をロックしてからこの制御用
小領域の内容を読む（図５　（２１）、　（２２））。 すなわち、装置Ａが排他託憶をアクセスする時、排他記
憶域の小領域にハードウェアロックをかけその内容を読
み取って、その排他記憶域がソフトウェアロックがされ
ているか否かを判断していた。排他記憶域が装置Ｂによ
って更新中であることすなわち小領域が１であり、装置
Ｂによってソフトウェアロックがかかっていると装置Ａ
が判断すると（図５（２３）ＹＥＳ）　　−旦、制御用
小領域のハードウェアのロックを解放しく図５（２６）
）　　再びハードウェアによってロック（図５（２１）
）してからこの制御用小領域の内容を読むことを繰り返
すようにしていた（図５（２１）、（２２）、（２３）
）　ＹＥＳ、　（２６）のループを、（２３）がＮＯと
なるまで繰り返していた）。 ［０００７］ また、装置Ｂが更新権を放棄し、その後装置Ａが更新権
を獲得する場合、装置Ａがハードウェアによる制御用小
領域のロックを獲得してから、ロックビットをソフトウ
ェアによってセットすることによってその制御用小領域
に更新中であることを示す情報を書き込み（２４）、ハ
ードウェアによる制御用小領域のロックを装置Ｂが他の
排他記憶域の制御用小領域をアクセスできるようにする
ために解放していた（２５）。 ［０００８］ 上記従来例をタイムチャートを用いて更に説明する。 図６は、従来例において、ソフトウェアロック無しの排
他記憶領域に対して装置Ａ、続いて装置Ｂがソフトウェ
アロックをとりにいくケースのタイムチャートである。 ここで各託号は次のような意味を持っている。 ［０００９］ ＨＬ＆Ｆ　ニハードウェアロックの獲得＆小領域の読み
込みＳＬ　　Ｃｈｅｃｋ　　：ソフトウェアロックの有
無を判断する。 ＳｕＬ＆ＨｕＬ　　：ロックビットの小領域への書き込
みすなわちソフトウェアロックの獲得及びハードウェア
ロックの解放装置Ａのハードウェアロックにより装置Ｂ
のロックとフェッチが待たされ、お互いにソフトウェア
ロックをとれないようになっている例である。まず、３
１に示すように、従来はソフトウェアロックをかける時
は必ずハードウェアロックもかけていた。ハードウェア
ロックをかけた上でソフトウェアロックの有無のパター
ンを含む制御用小領域を読みにいった（３２）。装置Ａ
のハードウェアロックがかかっている間（３３）は装置
Ｂからはハードウェアロックの獲得と小領域の読み込み
を行おうとしてもＣａｎｃｅｌされていた（３４）。そ
して、装置Ａがロックパターンを制御用小領域への書き
込み、すなわち更新を行った後（３５）　装置Ａはハー
ドウェアロックの獲得を行っていた（３６）。次に、装
置Ｂは制御用小領域をロックするソフトウェアロックの
更新のためにハードウェアロックをかけに行く動作が行
われる（３７）。すなわち装置Ｂは装置Ａによるハード
ウェアロックが解放されるまで、ハードウェアロックを
かけようとする動作を繰り返していた。従って、装置Ｂ
のハードウェアロックの獲得と小領域の読み込みが遅れ
ることになる。 ［００１０］ 図７は、他の従来例を示し、装置Ｂによってソフトウェ
アロックがすでにかけられるものとし、装置Ａがソフト
ウェアロックをかけたいケースのタイムチャートである
。ここで各記号は次のような意味をもっている。 ［００１１］ ＨｕＬ　　ニハードウェアロックの解放ＳｕＬ　　：ソ
フトウェアロックの解放、つまり、小領域のロックビッ
トをクリアする。 ［００１２］ ３１に示すように、従来は装置Ａは、ソフトウェアロッ
クをかける時は必ずハードウェアロックもかけた。ハー
ドウェアロックをかけた上でソフトウェアロックの小領
域を読みにいった（３２）。しかし、装置Ａによるソフ
トウェアロックはまだかかっていない状態である。装置
Ａのハードウェアロックがかかつている間（３３）装置
Ｂからは、ＳｕＬ、すなわち、ソフトウェアロックの解
放、つまり、小領域のロックビットを１からＯにするた
めに、その小領域をアクセスするアドレスを出しても、
装置ＡによるハードウェアロックのためにＣａｎｃｅｌ
されていた（４０）。 ［００１３］ そして装置Ａが小領域を読み込んだ内容は１なので、図
５のく２６）に従って、装置Ａは、ハードウェアロック
を外す（４１）。装置Ａがソフトウェアロックの更新は
まだ行っていない時に、装置Ｂの主記憶へのアクセス以
前にまた装置Ａがハードウェアロックをかけにいった時
（４２）装置Ａのハードウェアロックが続いている（４
３）。装置Ｂが、更にＳｕＬすなわちソフトウェアロッ
クの解放のために小領域へのアクセスを行うとそのアク
セスのキャンセルが行われる（４４）。そして装置Ａの
ハードウェアロックが解放されたとき（４５）はじめて
装置Ｂがソフトウェアロックを解放できる（４６）。 ［００１４］ ここでは、はじめて装置Ａはハードウェアロックをかけ
て、ソフトウェアロックをかけるために小領域を内容を
フェッチすることができる（４７）。 従って装置Ａのハードウェアロックに妨げられて装置Ｂ
がソフトウェアロックの解放を遅らされることになる。 また、その結果、装置Ａのそのソフトウェアロックも４
７で示されるところの後まで、待たされることになる。 ［００１５］

【発明が解決しようとする課題】

上述しなたように、装置Ｂが更新中であるすなわち、装
置Ｂがソフトウェアロックをかけている排他制御すべき
すなわち、装置Ｂがソフトウェアロックをかけている排
他記憶域に他の装置Ａが更新するために当該排他記憶域
の更新権を獲得しようとする際に、装置Ａの更新権が獲
得できない状態であっても当該他の装置Ａが制御用小領
域のハードウェアロックの獲得・解放を繰り返すことと
なり（図５　（２１）、　（２２）、　（２３）　Ｙ　
Ｅ　Ｓ、（２６）のループを繰り返すこととなり）、結
果として装置Ｂが更新権を放棄するときに、すなわちソ
フトウェアロックを解除するときに、小領域へのアクセ
スをし難くなって小領域へのアクセスを繰り返すことと
なり、装置Ｂが迅速に更新権を放棄し得ないという問題
があった。すなわち、装置Ａがハードウェアロックの獲
得解放を繰り返しているので、装置Ｂが小領域の更新を
しにくくなるので装置Ｂは、ソフトウェアロックの解放
をしにくくなる。 ［００１６］ 本発明は、排他記憶域の制御用小領域をハードウェアに
よるロックなしに読み、更新中でないと判明したときに
ハードウェアによるロックを獲得して再び更新中でない
ときに更新中の情報を書き込んで解放することになり、
ハードウェアによるロック獲得時間を短縮して高速処理
化を図ることを目的としている。 ［００１７］

【課題を解決するための手段】 図１を参照して課題を解決する手段を説明する。 図１において、制御用小領域２−１は、主記憶１上に設
けた排他記憶域２が排他的に更新中であるか否かの情報
を格納する小領域である。 ［００１８］ ハードウェアロック制御機構４は、制御用小領域２−１
の内容の更新をハードウェアによってロックする機構で
ある。 本発明によれば、前記小領域の情報をその排他記憶域に
対してハードウェアロックがかかつていない時に、ハー
ドウェアロックなしに読み込んでソフトウェアロックの
制御を行うソフトウェアロック制御手段とを有すること
を特徴とする排他記憶域制御方式を提供するものである
。 ［００１９］

【作用】

本発明は、図１に示すように、装置Ａが排他記憶域２を
排他的に更新する際に制御用小領域２−１の内容をハー
ドウェアロックなしで読んで、他の装置Ｂによりその排
他記憶域２が更新中でないときすなわち制御用小領域に
Ｏがセットされているハードウェアロック制御機構４に
よってハードウェアによるロックを制御用小頭域２−１
について獲得して更新中であることを示す情報すなわち
１を格納して制御用小領域を解放するようにしている。 ［００２０１ すなわち、図２に示すように、装置Ａが排他記憶域２の
制御用小領域２−１をハードウェアによるロックなしに
読み（１１）、他の装置Ｂにより排他記憶域更新中でな
いと判明したときに（１２）装置Ａはハードウェアによ
るロックを獲得して（１３）再び装置Ａが制御用小頭域
２−１をフェッチしく１４）、排他記憶域が更新中でな
いとき（１５）に更新中の旨を制御用小領域に書き込ん
で（１６）制御用小領域に解放しく１７）、排他記憶域
２のアクセスを排他的に行う。従って、装置Ａが主記憶
１の排他記憶域をアクセスする時、まずその制御用小領
域２−１をハードウェアによるロックなしに読みにいけ
るので、ハードウェアによるロックが獲得されている時
間を短縮し、目的プログラムの高速処理化を実現するこ
とが可能となる。 ［００２１］

【実施例】

次に、図１および図２を用いて本発明の１実施例の構成
および動作を順次詳細に説明する。 ［００２２］ 図１において、主記憶１は、データを記憶するメモリで
あって、排他記憶域２などから構成されるものである。 排他記憶域２は、中央処理装置５、入出力処理装置６な
どの複数の装置から排他的に更新して相互に通信を行う
ための記憶域であって、ハードウェアによって排他を獲
得して更新中でるあか否かの情報、すなわち、その排他
記憶域にソフトウェアロックがかかっているか否かの情
報を格納する制御用小領域２−１を持つものである。 ［００２３］ 制御用小領域２−１は、主記憶１上に設けた排他記憶域
２の例えば先頭に当該排他記憶域２を更新中であるか否
かの情報などの制御用の情報を格納する小領域であって
、例えばロックビットが１のときに更新中の旨の情報、
ロックビットがＯのときに更新中でない旨の情報を格納
する制御用の小領域である。 ［００２４］ 記憶制御装置３は、主記憶１をアクセス制御するもので
あって、ハードウェアによるロックアクセスを行うハー
ドウェアロック制御機構４などから構成されるものであ
る。 ［００２５］ ハードウェアロック制御機構４は、ハードウェアによっ
て主記憶１の制御用小領域２−１のＰツクを行う機構で
ある。排他制御用アドレスレジスタ４−２に格納したロ
ックアドレスと、中央処理装置５あるいは入出力装置６
から通知されたアクセスアドレスとをアドレス比較器４
−１が比較し、一致したときに主記憶１へのアクセスを
抑止してハードウェアによるロックを行うようにしてい
る。尚、中央処理装置５がハードウェアによるロックを
獲得できない場合にロックを獲得できるまで待つように
し、一方、入出力処理装置６がハードウェアによるロッ
ク［００２６］ 中央処理装置５内のソフトウェアロック制御手段５−１
は、ロックアクセス時に制御用小領域２−１からロック
なしで読み出した内容を判断し、更新中でない旨の情報
のときに記憶制御装置３に対してロックアクセス要求を
発行して再び制御用小領域２−１の内容を読み、なおか
つ更新中でなければ更新情報を書き込みロックアクセス
を解除しく後述する図２　（１１）ないしく１７））　
、一方、更新中であれば（図２（１２）ＹＥＳ）ハード
ウェアロックアクセス要求せずに制御用小領域２−１の
内容を読むことを繰り返し行うためのものである。 ［００２７］ 信号７−０は、排他記憶域２のアクセスをキャンセルす
る通知信号である。 次に、図２のフローチャートに示す順序に従い、図１の
構成の動作を詳細に説明する。 ［００２８］ 図２において、（１１）は、記憶域（制御用小領域２−
１）のフェッチを行う。 （１２）は、ロックビットがセットされているか否かを
判別する。これは、（１１）でハードウェアによるロッ
クを獲得することなしに図１の制御用小領域２−１の内
容を読み（フェッチ）　ロックビットがセットされてい
るか否かを判別する。ＹＥＳの場合（小領域にロックビ
ットがセットされ、排他記憶域が更新中である場合）に
は、（１１）を繰り返し行う。Ｎｏの場合（ロックビッ
トがセットされていなく、更新中でない場合）には、（
１３）以降を行う。 ［００２９］ （１３）は、記憶域（制御用小領域２−１）のハードウ
ェアによるロックの獲得を行う。 （１４）は、記憶域のフェッチを行う。これは、（１３
）でハードウェアによるロックを獲得した制御用小領域
２−１の内容を読む。 ［００３０］ （１５）は、ロックビットがセットされているか否かを
判別する。これは、（１２）ＮＯでロックビットがセッ
トされていないと判明されたが、更に（１３）から（１
４）の短時間の間に他の装置によってロックビットがセ
ットされていないか否かを再度、判別する。ＹＥＳの場
合（（１３）から（１４）の短時間の間に他の装置によ
ってロックビットがセットされた場合）には、（１８）
で記憶域（制御用小領域２−１）のハードウェアによる
ロックの解放を行い、（１１）を繰り返し行う。一方、
Ｎｏの場合（ロックビットがセットされていない場合）
には、（１６）でロックビットをセットし更新中である
旨の情報を制御用小領域２−１に書き込む。そして、排
他記憶域２の内容を排他的に更新した後、ハードウェア
によって制御用小領域２−１のロックを獲得して更新中
でない旨の情報を格納してロックを解放する（１７）。 ［００，３１１ 図３は本発明のより具体的な実施例である。 装置Ａの中央処理装置５に設けられたソフトウェアロッ
ク制御回路５−１は、レジスタ５−１１．５−１２と比
較器５−１３と制御回路５−１４からなる。中央処理装
置５がデコーダ５−２から主記憶１のある記憶制御装置
３に、主記憶の排他記憶域の読み書き動作を行うために
アドレス線５−３を介してアクセスアドレスを送ること
により主託憶の排他記憶域アクセスする場合、その排他
記憶域に対して、他の装置Ｂの中央処理装置または入出
力装置からのアクセスをさせないように、そのアドレス
領域に対してロックをかけるか否かのパターン、すなわ
ちロックをかける場合にその排他記憶域の小領域のビッ
トを１にセットするパターンすなわちロックパターンを
レジスタ５−１１にセットする。一方、レジスタ５−１
２には、現在のその排他記憶域に関するロックパターン
が主記憶１の当該アクセスアドレスの小領域２−１から
読み出され、データ線５−４、選択回路５−５を介して
セットされる。 ［００３２］ この時、そのロックパターンが主記憶からハードウェア
ロックをかけずに読み出されるのは、記憶制御装置３内
のロックアドレスレジスタ４−２の内容がアクセスアド
レスと異なる場合である。もし、アクセスアドレスとロ
ックアドレスが同一である場合には、主記憶１からはロ
ックパターンを読むことは出来ず、すでに他の装置Ｂか
らハードウェアロックがかかっていることをＣＰＵが確
認する。 レジスタ５−１２にハードウェアロックなしでこのロッ
クパターンが読み出される場合には、比較器５−１３は
、レジスタ５−１１とレジスタ５−１２のロックパター
ンを比較し、そのアクセスアドレスの排他記憶域に対し
て現在ソフトウェアロックされていないとするならば、
レジスタ５−１２のロックパターンはビットがＯであり
、一方そのアクセスアドレスに対応するロックパターン
のビットは１であり、このパターンがレジスタ５−１１
に入っているから、装置ＡのＣＰＵ５からの要求に対し
ては、レジスタ５−１１と５−１２の比較によって不一
致信号７−２が１となる。 ［００３３］ 信号７−３は図２の（１３）に対応するロック信号であ
り、小領域のハードウェアによるロックの獲得を意味す
る。一方、信号７−４は図２の（１７）または（１８）
に対応するアンロック信号であり、この信号が１である
場合に小領域のハードウェアによるロックが解放である
ことを示す。 ［００３４］ 比較器５−１３の結果としてロックパターンが一致する
場合には、すなわち図２　（１２）において、ロックビ
ットがセットされている場合、小領域２−１のハードウ
ェアのロックをかけず、主記憶１から常に小領域２−１
のフェッチを行う動作を繰り返す。 ［００３５］ また、比較器５−１３の結果としてロックパターンが不
一致である場合に、制御回路５−１４により信号７−３
のロック信号を１にすることによって、小領域２−１の
ハードウェアによるロックの獲得を行う（図２（１３）
）。すなわち、アクセスしようとするそのアドレスを、
アドレス線５−２を介してロック信号７−３によってイ
ネーブルされるゲート回路４−３を通してロックアドレ
スレジスタ４−２に入力する。従って、この場合にその
アクセスアドレスにハードウェアのロックがかかり、そ
の他の装置Ｂからその小領域へのアクセスを禁止する。 すなわち、他の装置Ｂからそのロックアドレスと同じア
ドレスがアクセスされた場合には、アドレス比較器４−
１は、アクセスのキャンセル信号（信号７−Ｏ）をオン
にする。このことにより、他の装置からのアクセスのキ
ャンセルを行うことが可能である。 ［００３６］ 従って、他の装置からその小領域へのアクセスが禁止さ
れた状態で、その小領域のフェッチを主記憶からレジス
タ５−１２に再びセットする（図２（１４））。 ロックビットがレジスタ５−１２にセットされているか
を比較器５−１３でチエツクし、ロックビットがセット
されていなければ（図２（１５）Ｎｏ）ロックビットを
セットしく図２（１６））　　そのロックパターンをレ
ジスタ５−１１から選択回路５−５介して主記憶上の小
領域にデータ線５−４を介して書き込み、小領域のハー
ドウェアのロックの解放を行う（図２（１７））。すな
わち、信号７−４すなわちｕｎｌ　ｏｃｋ信号をアクテ
ィブにし、アドレス比較器４−１に対して、アドレス比
較の無効化を行い、ＣＰＵ５ｏｒ入出力処理装置６に対
して、ロックの解放を通知する。また、ロックビットが
すでにレジスタ５−１２にセットされている場合には（
図２（１５）ＹＥＳ）　　ロックビットをセットせずに
アンロック信号７−４を１にして小領域のハードウェア
によるロックの解放をアドレス比較器４−１、ＣＰＵ５
、入出力装置６に通知する（図２（１８））。なお、選
択回路５−５は、レジスタ５−１１．５−１２を選択的
に主記憶に接続するものである。 ［００３７］ このように、アンロック信号（信号７−４）がオンにな
ると、以降アドレス比較が無効状態となり、すなわちロ
ックアドレスレジスタがリセットされた状態であって他
の装置Ｂから主記憶へのアクセスが可能であり、逆にロ
ック信号（信号７−３）がオンとなる場合には、ロック
アドレスレジスタ２はロックするべきアドレスがセット
され、他の装置Ｂからそのアドレスへのアクセスができ
ないようにハードウェアロックがかけられる。 ［００３８］ 上述したように、本発明はまず、排他記憶域にソフトウ
ェアロックがかかっているかどうかを見にいき、ソフト
ウェアロックがかかっていれば、ソフトウェアロックが
解放されるまで待つ（図２　（１１）、　（１２））ソ
フトウェアロックがかかっていなければ初めて制御小領
域をハードウェアロックをして、排他記憶域にソフトウ
ェアロックをかける。したがってソフトウェアロックが
かかっていても、ハードウェアロックをかけないで、排
他記憶域のロック状態を検出できる。 ［００３９］ 本発明のタイムチャートを図４を用いて説明する。図４
に示すように、装置Ａがハードウェアロックをかけずに
小領域を読みにいき（５１）　フェッチする（５２）。 ［００４０］ 装置Ｂがソフトウェアロックの解放をした（５３）後で
、装置Ａがその小領域を読みにいき（５４）その内容０
をフェッチする（５５）。装置Ｂはソフトウェアロック
を外している（５３）ので装置Ａはその排他記憶域にロ
ックビットがたってないことがわかる。その時に限り装
置Ａは他の装置に対してハードウェアロックをかけ（５
６）　ソフトウェアロックをかけて（５７）小領域の読
み込み（フェッチ）を行う（５８）。装置Ａは、ハード
ウェアロックをかけた状態で小領域にロックビットを書
き込む（５９）。そして、装置Ａは、ハードウェアロッ
クの解放を行う（６０）。装置ＢＩＴ５３に示すように
、ソフトウェアロックははやく解放できるし、装置Ａも
５９に示すように、ソフトウェアロックを装置Ｂによる
ハードウェアロックによって妨げられずにはやく行うこ
とができる。 ［００４１］

【発明の効果】

以上説明したように、本発明によれば、排他記憶域２の
制御用小領域２−１をハードウェアによるロックなしに
読み、更新中でないと判明したときにハードウェアによ
るロックを獲得して更に更新中でない旨と判明したとき
に更新中の旨を書き込んで解放することにより、排他記
憶域２の更新を排他的に行う構成を採用しているため、
ハードウェアによる制御用小頭域２−１のロックが獲得
されている時間を短縮して競合を少なくし、解放時に迅
速にロックを獲得することができ結果として目的プログ
ラムの高速処理化を実現することができる。

【図面の簡単な説明】

【図１】 本発明の一実施例構成図、

【図２】 本発明のロック獲得処理フローチャート、

【図３】 本発明の一実施例のより具体的なブロック図、

【図４】 本発明の実施例の動作を示すタイムチャートである。

【図５】 従来のロック獲得処理フローチャートである。

【図６】 従来例のタイムチャートである。 °

【図７】 従来例のタイムチャートである。

【符号の説明】

主記憶 排他詑憶域 ハードウェアによるロック対象の制御用小領域記憶制御
装置 ハードウェアロック制御機構 アドレス比較器 ロックアドレスレジスタ 中央処理装置 ソフトウェアロック制御回路 入出力処理装置

【書類名】

図面

【図月 【図２】

【図３】

【図４】

【図６】

【図７】

Claims (6)

【特許請求の範囲】
1. 【請求項１】ＣＰＵと排他記憶域を有する主記憶を有す
   る計算機システムにおいて、前記排他記憶域（２）に設
   けられその排他記憶域にソフトウェアロックをかけるか
   否かの情報を含む制御用小領域（２−１）と、前記制御
   用小領域に対してアクセスアドレスとロックアドレスと
   の比較により排他制御を行うハードウェアロック制御手
   段（４）と、ＣＰＵ内のレジスタ情報によりハードウェ
   アロックなしに前記制御用小領域を読み込み前記排他記
   憶域に対して排他制御を行うソフトウェアロック制御手
   段（５−１）とを有することを特徴とする排他記憶域制
   御方式。
2. 【請求項２】前記ソフトウェアロック制御手段はロック
   パターンを格納する第１のレジスタ手段（５−１１）と
   、 主記憶から読み出された前記排他記憶域の制御用小領域
   の情報を格納する第２のレジスタ手段（５−１２）と、 前記第１と第２のレジスタの内容を比較する比較手段（
   ５−１３）と、前記比較手段において、不一致の場合に
   前記ハードウェアロック制御手段で前記制御用小領域に
   ロックをかけるように通知するロック信号を生成し、再
   度制御用小領域を読み出して一致していて更にハードウ
   ェアロックがとられている時に前記ハードウェアロック
   制御手段にロックの解放を要求するためのアンロック信
   号を生成する制御手段（５−１４）とを有する請求項１
   記載の排他記憶域制御方式。
3. 【請求項３】前記制御手段は、前記比較手段において一
   致している場合、 ハードウェアロックによる小領域のロックの獲得前に、
   小領域のロックパターンの読み出しを繰り返すことを特
   徴とする請求項２記載の排他記憶域制御方式。
4. 【請求項４】前記制御手段は、ハードウェアロック制御
   手段による小領域のロックの獲得後、制御用小領域をフ
   ェッチし前記比較手段において、一致しない時は、ロッ
   クビットを前記制御用小領域にセットしたのち、ハード
   ウェアロックの解放を行うアンロック信号をアクティブ
   にする手段を有することを特徴とする請求項２記載の排
   他記憶域制御方式。
5. 【請求項５】前記ハードウェアロック制御手段（４）は
   、ハードウェアロックを行うべき主記憶のアドレスをセ
   ットするロックアドレスレジスタ（４−２）と、アクセ
   スしたアドレスと前記ロックアドレスレジスタの内容を
   比較するアドレス比較手段（４−１）と、 ロック信号がアクティブになった時のアドレスを前記ロ
   ックアドレスレジスタにセットし、アドレス比較を有効
   にし、比較の結果一致した場合に、前記アクセスアドレ
   スによるアクセスのキャンセル信号をアクティブにし、
   アンロック信号がアクティブになった時に前記アドレス
   比較を無効にして前記キャンセル信号をインアクティブ
   にする制御を行う制御手段を有する請求項１記載の排他
   記憶域制御方式。
6. 【請求項６】主記憶上の排他記憶域の排他制御を行う排
   他記憶域制御方式において、 主記憶（１）上にもうけた排他記憶域（２）が排他的に
   更新中であるか否かを示すソフトウェアロック情報を格
   納する制御用小領域（２−１）と、この制御用小領域（
   ２−１）の内容の更新をハードウェアによってロックす
   るハードウエアロック獲得手段と、 上記排他記憶域（２）を排他的に更新する際に、上記制
   御用小領域（２−１）の内容をハードウェアロックなし
   で読んで排他記憶域（２）が更新中のときは小領域のフ
   ェッチを繰り返し、更新中でないときに前記小領域のハ
   ードウェアによるロックの獲得を前記ハードウェアロッ
   ク獲得手段によって行わせ、再び小領域のパターンをハ
   ードウェアロックがかかった状態で読み込み、前記小領
   域にロックビットがセットされていない場合には、ロッ
   クビットを前記小領域に書き込んでロックビットの更新
   を行うソフトウェアロック制御手段（５−１）と、ハー
   ドウェアロックがかかっている状態で前記ソフトウェア
   ロックパターンのロックビットがすでにセットされてい
   る場合、または前記ソフトウェアロック制御手段によっ
   てロックビットを前記小領域にセットした場合、小領域
   のハードウェアによるロックを解放するハードウェアロ
   ック解放手段（４）とを有する排他記憶域制御方式。