JPH0486943A - 共有メモリの排他制御方式 - Google Patents
共有メモリの排他制御方式Info
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- JPH0486943A JPH0486943A JP2203435A JP20343590A JPH0486943A JP H0486943 A JPH0486943 A JP H0486943A JP 2203435 A JP2203435 A JP 2203435A JP 20343590 A JP20343590 A JP 20343590A JP H0486943 A JPH0486943 A JP H0486943A
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- JP
- Japan
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- access
- shared memory
- exclusive control
- exclusive
- memory
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- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000007704 transition Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野）
本発明は、共有メモリを介して通信する複数のプロセッ
サが同時に動作するマルチプロセッサ装置における共有
メモリの排他制御方式に関する。
サが同時に動作するマルチプロセッサ装置における共有
メモリの排他制御方式に関する。
（従来の技術）
従来、共有メモリを介して通信する複数のプロセッサが
同時に動作するマルチプロセッサ装置における共有メモ
リの排他制御を実現する機構は２つに大別される。これ
を以下に示す。
同時に動作するマルチプロセッサ装置における共有メモ
リの排他制御を実現する機構は２つに大別される。これ
を以下に示す。
１ 、 Ｔｅ５ｔ ａｎｄ Ｓｅｔ、Ｒｅａｄ Ｍｏｄ
ｉｆｙ Ｗｒｉｔｅ、Ｆｅｔｃｈ ａｎｄＡｄｄ、Ｃｏ
ｎｐａｒｅ ａｎｄ Ｓｗａｐなど、読み込み、値操作
、再書き込みをメモリに対する不可分な動作として実現
する機械命令を設ける。
ｉｆｙ Ｗｒｉｔｅ、Ｆｅｔｃｈ ａｎｄＡｄｄ、Ｃｏ
ｎｐａｒｅ ａｎｄ Ｓｗａｐなど、読み込み、値操作
、再書き込みをメモリに対する不可分な動作として実現
する機械命令を設ける。
２、排他制御のための制御をもったハードウェアメモリ
を設け、そのメモリへの通常命令によるアクセスにより
排他制御を実現する。例えば、Ａｔｏｍｉｃ Ｌｏｃｋ
Ｈｅ１ｏｒｙでは、特定のメモリアドレスに対して読
み出しアクセス（ｒｅａｄアクセス）をした場合、その
メモリ内容をＣＰｔＪに渡すと同時にメモリ内部でハー
ドウェア的にそのアドレスの内容を１（ｌｏｃｋ状態）
にする。ロック（ｌｏｃｋ）状態のメモリへのｒｅａｄ
アクセスは、そのアドレスの内容が０（アンロック：ｕ
ｎｌｏｃｋ）になるまで待たされる。書き込みアクセス
（ｗｒｉｔｅアクセス）によりアドレスの内容を０にリ
セットされる。これにより、！ｐ他￥ｉ１１脚を実現す
るものである。これは、Ｔｅ５ｔ ａｎｄ Ｓｅｔのハ
ードウェアによる実装に相当する。
を設け、そのメモリへの通常命令によるアクセスにより
排他制御を実現する。例えば、Ａｔｏｍｉｃ Ｌｏｃｋ
Ｈｅ１ｏｒｙでは、特定のメモリアドレスに対して読
み出しアクセス（ｒｅａｄアクセス）をした場合、その
メモリ内容をＣＰｔＪに渡すと同時にメモリ内部でハー
ドウェア的にそのアドレスの内容を１（ｌｏｃｋ状態）
にする。ロック（ｌｏｃｋ）状態のメモリへのｒｅａｄ
アクセスは、そのアドレスの内容が０（アンロック：ｕ
ｎｌｏｃｋ）になるまで待たされる。書き込みアクセス
（ｗｒｉｔｅアクセス）によりアドレスの内容を０にリ
セットされる。これにより、！ｐ他￥ｉ１１脚を実現す
るものである。これは、Ｔｅ５ｔ ａｎｄ Ｓｅｔのハ
ードウェアによる実装に相当する。
（発明が解決しようとする課題）
近年、ＲＩＳＣプロセッサが背反したが、ＲＩＳＣプロ
セッサではパイプラインの乱れを敢小眼にするなめに１
命令に１メモリアクセスか１演算を基本とし、従来の技
術の欄の１に挙げた櫟に２メモリアクセスを不可分に実
行するものはＲＩＳＣの枠外になり実現しにくい。
セッサではパイプラインの乱れを敢小眼にするなめに１
命令に１メモリアクセスか１演算を基本とし、従来の技
術の欄の１に挙げた櫟に２メモリアクセスを不可分に実
行するものはＲＩＳＣの枠外になり実現しにくい。
一方、Ａｔｏｍｉｃ Ｌｏｃｋ Ｈｅｌ′１ｏｒｙでは
、メモリアドレス分の排他制御資源を実現することがで
きるが、ハードウェアが複雑になる。
、メモリアドレス分の排他制御資源を実現することがで
きるが、ハードウェアが複雑になる。
プロセッサ数が少なく排他資源の競合の割合が少ないと
きには、排他制御資源は１つでよく、より実現の容易な
ハードウェア方式が望まれる。
きには、排他制御資源は１つでよく、より実現の容易な
ハードウェア方式が望まれる。
また、従来の共有メモリの排他制御方式では、操作した
い記憶域以外にロックのための記憶域を用意し、プログ
ラムには該記憶域に対する口・ｙり操作とアンロック操
作命令が追加されることになる。メモリアクセス時間に
対し計算速度が極めて速いＲＩＳＣプロセッサでは、こ
のようにメモリアクセス操作が増えることは望ましくな
い。
い記憶域以外にロックのための記憶域を用意し、プログ
ラムには該記憶域に対する口・ｙり操作とアンロック操
作命令が追加されることになる。メモリアクセス時間に
対し計算速度が極めて速いＲＩＳＣプロセッサでは、こ
のようにメモリアクセス操作が増えることは望ましくな
い。
そこで本発明の目的は、簡易なハードウェアを用い、か
つ、排他制御のためのメモリアクセスの増加がない共有
メモリの排他制御方式を提供することにある。
つ、排他制御のためのメモリアクセスの増加がない共有
メモリの排他制御方式を提供することにある。
（課題を解決するための手段）
本発明に係る共有メモリの排他制御方式は、共有メモリ
を介して通信する複数のプロセッサが同時に動作するマ
ルチプロセッサ装置において、あるプロセッサがある時
間の間前記共有メモリを専有して他のプロセッサの前記
共有メモリへのアクセスを禁止する共有メモリの排他制
御方式であって、 前記共有メモリのアドレス空間には、通常アクセス空間
と排他制御アクセス空間とが二重に割当ててあり、 前記複数のプロセッサの前記共有メモリへのアクセスに
は、前記通常アクセス空間を介する通常アクセスと前記
排他制御アクセス空間を介する排他アクセスとがあり、 前記複数のプロセッサは、前記共有メモリを専有すると
きには専有の指示を含む第１の排他制御アクセスにより
前記排他制御アクセス空間を介して前記共有メモリにア
クセスし、前記共有メモリの専有を解除するときには専
有解除の指示を含む第２の排他制御アクセスにより前記
排他制御アクセス空間を介して前記共有メモリにアクセ
スすることを特徴とする。
を介して通信する複数のプロセッサが同時に動作するマ
ルチプロセッサ装置において、あるプロセッサがある時
間の間前記共有メモリを専有して他のプロセッサの前記
共有メモリへのアクセスを禁止する共有メモリの排他制
御方式であって、 前記共有メモリのアドレス空間には、通常アクセス空間
と排他制御アクセス空間とが二重に割当ててあり、 前記複数のプロセッサの前記共有メモリへのアクセスに
は、前記通常アクセス空間を介する通常アクセスと前記
排他制御アクセス空間を介する排他アクセスとがあり、 前記複数のプロセッサは、前記共有メモリを専有すると
きには専有の指示を含む第１の排他制御アクセスにより
前記排他制御アクセス空間を介して前記共有メモリにア
クセスし、前記共有メモリの専有を解除するときには専
有解除の指示を含む第２の排他制御アクセスにより前記
排他制御アクセス空間を介して前記共有メモリにアクセ
スすることを特徴とする。
（作用）
本発明においては、排他制御を始めたいときの共有メモ
リ上のデータに対する操作を第１の排他制御アクセスと
して排他制御アクセス空間を介して行ない、排他制御終
了時のデータ操作を排他制御アクセス空間を介した第２
の排他制御アクセスとして行なうことにより、排他制御
を伴わないアクセスの場合に対し、メモリアクセス回数
を増加することなく排他制御を実現することが可能であ
る。
リ上のデータに対する操作を第１の排他制御アクセスと
して排他制御アクセス空間を介して行ない、排他制御終
了時のデータ操作を排他制御アクセス空間を介した第２
の排他制御アクセスとして行なうことにより、排他制御
を伴わないアクセスの場合に対し、メモリアクセス回数
を増加することなく排他制御を実現することが可能であ
る。
本発明は、共有メモリマツプに不可欠な調停回路に若干
の改良を加えることで実現でき、装置規模が小さくて済
む。
の改良を加えることで実現でき、装置規模が小さくて済
む。
（実施例）
本発明の共有メモリの排他制御方式について、第１図、
第２図を参照して説明する。第１図は。
第２図を参照して説明する。第１図は。
本発明の一実施例のメモリマツプを示した図である。
プロセッサ１６は、共有メモリ１１に対し、排他制御ア
クセス空間１２および通常アクセス空間１３の２つの空
間のどちらからでも書き込みおよび読みだしの操作をす
ることができる。排他制御アクセス空間１２を介したア
クセスが排他アクセス１４でり、通常アクセス空間１３
を介したアクセスが通常アクセス１５である。
クセス空間１２および通常アクセス空間１３の２つの空
間のどちらからでも書き込みおよび読みだしの操作をす
ることができる。排他制御アクセス空間１２を介したア
クセスが排他アクセス１４でり、通常アクセス空間１３
を介したアクセスが通常アクセス１５である。
１、排他制御アクセス空間１２を経由した読みだし操作
は、共有メモリ１１のロック（１ｏｃｋ）として動作し
、この１ｏｃｋ操作以降、共有メモリ１１のアンロック
（ｕｎｌｏｃｋ）操作があるまで、その読みだし操作を
したプロセッサ以外の共有メモリ１１に対するアクセス
（１４，１５）を−切禁止する。
は、共有メモリ１１のロック（１ｏｃｋ）として動作し
、この１ｏｃｋ操作以降、共有メモリ１１のアンロック
（ｕｎｌｏｃｋ）操作があるまで、その読みだし操作を
したプロセッサ以外の共有メモリ１１に対するアクセス
（１４，１５）を−切禁止する。
２、排他制御アクセス空間１２を経由した書き込み操作
は、共有メモリ１１のｕｎｌｏｃｋとして動作し、この
ｕｎＩＯＣｋ操作ｐ１降、任意のプロセッサの共有メモ
リ１１に対するアクセス（１４，１５＞を可能とする。
は、共有メモリ１１のｕｎｌｏｃｋとして動作し、この
ｕｎＩＯＣｋ操作ｐ１降、任意のプロセッサの共有メモ
リ１１に対するアクセス（１４，１５＞を可能とする。
３、通常アクセス１５は、排他アクセス１４における１
ｏｃｋ操作、ｕｎｌｏｃｋ操作で定まるアクセス権の状
態に関しては一切影響を与えない。
ｏｃｋ操作、ｕｎｌｏｃｋ操作で定まるアクセス権の状
態に関しては一切影響を与えない。
以上の３つが本実施例を実現する制御法であり、全て共
有メモリへのアクセスが許されたプロセッサのみが行な
うことが許される。
有メモリへのアクセスが許されたプロセッサのみが行な
うことが許される。
第１図に示す様にプロセッサ数が２である本実施例の構
成を第２図に示す。１１は共有メモリであり、１６はプ
ロセッサであり、２３はアドレスデコーダであり、２４
は調停回路であり、２５はバッファである。共有メモリ
１１へのアクセスが第１図における排他側脚アクセス空
間１２へのものである場合、アドレスデコーダＮ（Ｎ＝
Ｏｏｒ１）は信号５ｅｌＮｘをアサートし、通常アクセ
ス空間１３へのものである場合、信号５ｅｌＮｎをアサ
ートする。
成を第２図に示す。１１は共有メモリであり、１６はプ
ロセッサであり、２３はアドレスデコーダであり、２４
は調停回路であり、２５はバッファである。共有メモリ
１１へのアクセスが第１図における排他側脚アクセス空
間１２へのものである場合、アドレスデコーダＮ（Ｎ＝
Ｏｏｒ１）は信号５ｅｌＮｘをアサートし、通常アクセ
ス空間１３へのものである場合、信号５ｅｌＮｎをアサ
ートする。
調停回路２４は、共有メモリ１１へのアクセスを調停し
、調停の結果に応じてバッファＯまたはバッファ１を開
ける信号をアサートする。調停回路２４には、プロセッ
サ０まなはプロセッサ１がらの共有メモリ１１へのアク
セスがｒｅａｄアクセスであるか、ｗｒｉｔｅアクセス
であるかを判定するために、各プロセッサから信号ｒｄ
ｏ。
、調停の結果に応じてバッファＯまたはバッファ１を開
ける信号をアサートする。調停回路２４には、プロセッ
サ０まなはプロセッサ１がらの共有メモリ１１へのアク
セスがｒｅａｄアクセスであるか、ｗｒｉｔｅアクセス
であるかを判定するために、各プロセッサから信号ｒｄ
ｏ。
ｒｄｌが入力される。
さらに、プロセッサ０またはプロセッサ１は、共有メモ
リ１１をアクセスした場合、それぞれｅｎｏ、ｅｎｌ信
号をサンプリングし、該信号がアサートされていない場
合は、共有メモリアクセス権が得られなかったものとみ
なし、該信号がアサートされるまでアイドリングする。
リ１１をアクセスした場合、それぞれｅｎｏ、ｅｎｌ信
号をサンプリングし、該信号がアサートされていない場
合は、共有メモリアクセス権が得られなかったものとみ
なし、該信号がアサートされるまでアイドリングする。
第３図に調停回路２４の状態遷移図を示す。第３図はｍ
ｏ ｏ ｒ型の遷移図であり、鍵括弧内が状態名であ
る。アトートを１としたときの信号ｅｎｏ、ｅｎｌの状
態を円内に示す。各状態遷移において、条件が成立して
いないこと（ネゲートされている状態）を上線、ｏｒを
′±′ａｎｄを° ・°を用いて示す５またｒｄＱｒｄ
ｌ信号は、ｒｅａｄアクセス時にアサートされ、ｗ ｒ
ｉ ｔ ｅアクセスの時にネゲートされるものとする
。
ｏ ｏ ｒ型の遷移図であり、鍵括弧内が状態名であ
る。アトートを１としたときの信号ｅｎｏ、ｅｎｌの状
態を円内に示す。各状態遷移において、条件が成立して
いないこと（ネゲートされている状態）を上線、ｏｒを
′±′ａｎｄを° ・°を用いて示す５またｒｄＱｒｄ
ｌ信号は、ｒｅａｄアクセス時にアサートされ、ｗ ｒ
ｉ ｔ ｅアクセスの時にネゲートされるものとする
。
調停回路２４は、以下の各状態を遷移する。
１、どのプロセッサも共有メモリ１１をアクセスしてい
ない状態［１ｄｌｅ］ ２、プロセッサＮが共有メモリ１１をアクセスしている
が、アクセスが終了しだい［１ｄｌｅ］に戻る状態。［
ＡｃｃＮ］ ３゜プロセッサＮが共有メモリ１１を排他的にアクセス
しており、アクセスが終了してもｕｎｌｏｏｋ操作を行
なわない限り共有メモリ１１を占有しつづける状態。［
ｅｘＮ］。
ない状態［１ｄｌｅ］ ２、プロセッサＮが共有メモリ１１をアクセスしている
が、アクセスが終了しだい［１ｄｌｅ］に戻る状態。［
ＡｃｃＮ］ ３゜プロセッサＮが共有メモリ１１を排他的にアクセス
しており、アクセスが終了してもｕｎｌｏｏｋ操作を行
なわない限り共有メモリ１１を占有しつづける状態。［
ｅｘＮ］。
本実施例における排他制御動作と調停回路２４の状態を
以下に示す。
以下に示す。
１．プロセッサＮが第１図における排他制御アクセス空
間１２にｗ ｒ ｉ ｔ ｅアクセスすることで、調停
回路２４の状態がｅｘＮに遷移し、当該プロセッサＮ以
外のプロセッサによる一切の共有メモリ１１へのアクセ
ス（第１図の１４．１５＞を禁止する。
間１２にｗ ｒ ｉ ｔ ｅアクセスすることで、調停
回路２４の状態がｅｘＮに遷移し、当該プロセッサＮ以
外のプロセッサによる一切の共有メモリ１１へのアクセ
ス（第１図の１４．１５＞を禁止する。
２、その後、第１図における通常アクセス１５では、調
停回路２４はｅｘＮの］ ｏｃｋ状態のまま遷移しない
。
停回路２４はｅｘＮの］ ｏｃｋ状態のまま遷移しない
。
３、さらに、そのプロセッサＮが第１図における排他制
御アクセス空間１２にｒｅａｄアクセスした時点でＡｃ
ｃＮに状態が遷移し、該ｒｅａｄアクセスが終了次第１
ｄｌｅ状態へ遷移して再び当該プロセッサＮ以外の共有
メモリ１１へのアクセスが可能になる。
御アクセス空間１２にｒｅａｄアクセスした時点でＡｃ
ｃＮに状態が遷移し、該ｒｅａｄアクセスが終了次第１
ｄｌｅ状態へ遷移して再び当該プロセッサＮ以外の共有
メモリ１１へのアクセスが可能になる。
本実施例は、通常の共有メモリ装置に対し、第２図のア
ドレスデコーダ２３から、５ｅｌＮｘの信号を余計にと
りだすだけでよく、また、調停回路２４へは、第３図の
状態遷移図において、プロセッサ（プロセッサＮとする
）１台につきｅｎＮの状９１つを追加するだけでよく、
装置規模が小さくて済む。
ドレスデコーダ２３から、５ｅｌＮｘの信号を余計にと
りだすだけでよく、また、調停回路２４へは、第３図の
状態遷移図において、プロセッサ（プロセッサＮとする
）１台につきｅｎＮの状９１つを追加するだけでよく、
装置規模が小さくて済む。
次に、本実施例のプログラミングについて述べる。
ある変数Ａの値を読みだすとともに、変数Ａの値は１に
しておく操作を不可分に実行する命令をｔｅｓｔ ａ
ｎｄ ｓｅｔと呼ぶ。これは、本実施例を用いて以下
の様に実装できる。
しておく操作を不可分に実行する命令をｔｅｓｔ ａ
ｎｄ ｓｅｔと呼ぶ。これは、本実施例を用いて以下
の様に実装できる。
１、第１図の排他制御アクセス空間１２を介しである変
数Ａの値を読む。同時に共有メモリ１１には１ｏｃｋが
かかる。
数Ａの値を読む。同時に共有メモリ１１には１ｏｃｋが
かかる。
２、第１図の排他制御アクセス空間１２を介して変数Ａ
に１を書き込み共有メモリ１１の１ｏｃｋを解除する。
に１を書き込み共有メモリ１１の１ｏｃｋを解除する。
Ｏ８で頻繁に用いられる排他処理にリンクドリストの操
作がある。第４図にセル１４２とセルｊ４３の間にセル
に４１を挿入する操作を行なう前の状態を示す。４４は
順方向（後方）のセルを指すポインタ、４５は逆方向の
セルを指すポインタである。操作後には、第５図の状態
になる。
作がある。第４図にセル１４２とセルｊ４３の間にセル
に４１を挿入する操作を行なう前の状態を示す。４４は
順方向（後方）のセルを指すポインタ、４５は逆方向の
セルを指すポインタである。操作後には、第５図の状態
になる。
本操作のプログラミング例を第６図に示す。第６図にお
いてｒｅｇはＣＰＵ内のレジスタを、（ＦＪ）は変数Ｆ
ｊに格納された値を、ｒｅｇ←（Ｆｊ）は変数Ｆｊに格
納された値をレジスタに転送することを示す。
いてｒｅｇはＣＰＵ内のレジスタを、（ＦＪ）は変数Ｆ
ｊに格納された値を、ｒｅｇ←（Ｆｊ）は変数Ｆｊに格
納された値をレジスタに転送することを示す。
（発明の効果）
本発明は、共有メモリｍ構に不可欠な調停回路に若干の
改良を加えることで実現でき、小さなハードウェア量で
実現できる。
改良を加えることで実現でき、小さなハードウェア量で
実現できる。
また、実施例で挙げた２つのプログラミング例をはじめ
として、Ｃｏｍｐａｒｅ ａｎｄ Ｓｗａｐ、Ｆｅｔｃ
ｈ ａｎｄ＾ｄｄなど通常の排他操作は、ｒｅａｄアク
セスから始まり、ｗ ｒ ｉ ｔ ｅアクセスで終了す
る。従って、本発明では、最初の転送操作と最後の転送
操作に共有メモリの１ｏｃｋ、ｕｎｌｏｃｋ操作を兼ね
させることで、排他制御を行なわずに本操作を実装した
場合と同一の命令数で排他処理を記述することができる
。
として、Ｃｏｍｐａｒｅ ａｎｄ Ｓｗａｐ、Ｆｅｔｃ
ｈ ａｎｄ＾ｄｄなど通常の排他操作は、ｒｅａｄアク
セスから始まり、ｗ ｒ ｉ ｔ ｅアクセスで終了す
る。従って、本発明では、最初の転送操作と最後の転送
操作に共有メモリの１ｏｃｋ、ｕｎｌｏｃｋ操作を兼ね
させることで、排他制御を行なわずに本操作を実装した
場合と同一の命令数で排他処理を記述することができる
。
さらに、ＲＩＳＣプロセッサの命令がＣｌ５Ｃのマ不ク
ロ命令に相当することを考慮すると、本発明ではＣｌ５
Ｃの任意の高機能命令をＣｌ５Ｃと同等のオーバーヘッ
ドで、ＲＩＳＣプロセッサ上にソフトウェア的に実装す
ることかできる。
ロ命令に相当することを考慮すると、本発明ではＣｌ５
Ｃの任意の高機能命令をＣｌ５Ｃと同等のオーバーヘッ
ドで、ＲＩＳＣプロセッサ上にソフトウェア的に実装す
ることかできる。
第１図は本発明の一実施例のメモリマツプを示す図、第
２図は本実施例の構成を示す図、第３図は調停回路２４
の状態遷移を示す図、第４図は本実施例による２重リン
クドリストの操作前の状態を示す図、第５図は本実施例
による２重リンクドリストの操作後の状態を示す図、第
６図はリンクドリスト操作のプログラミング例を示す図
である。 １１・・・共有メモリ、１２・・・排他制御アクセス空
間、１３・・・通常アクセス空間、１４・・・排他アク
セス、１５・・・通常アクセス、１６・・・プロセッサ
、２３・・・アドレスデコーダ、２４・・・調停回路、
２５・・・バッファ、４１・・・セルｋ、４２・・・セ
ルｉ、４３・・・セルｊ、４４・・・順方向ポインタ、
４５・・・逆方向ポインタ。 第４図 ｒｅｇ −（Ｆｉ ） −− （Ｆｋ） −ｒｅｇ ｒｅｇｏ（Ｅ３Ｊ ） （Ｂｋ） −ｒｅｇ （Ｆｌ）←セルにのアドレス （ＢＪ”）−セルにのアドレス 第 図
２図は本実施例の構成を示す図、第３図は調停回路２４
の状態遷移を示す図、第４図は本実施例による２重リン
クドリストの操作前の状態を示す図、第５図は本実施例
による２重リンクドリストの操作後の状態を示す図、第
６図はリンクドリスト操作のプログラミング例を示す図
である。 １１・・・共有メモリ、１２・・・排他制御アクセス空
間、１３・・・通常アクセス空間、１４・・・排他アク
セス、１５・・・通常アクセス、１６・・・プロセッサ
、２３・・・アドレスデコーダ、２４・・・調停回路、
２５・・・バッファ、４１・・・セルｋ、４２・・・セ
ルｉ、４３・・・セルｊ、４４・・・順方向ポインタ、
４５・・・逆方向ポインタ。 第４図 ｒｅｇ −（Ｆｉ ） −− （Ｆｋ） −ｒｅｇ ｒｅｇｏ（Ｅ３Ｊ ） （Ｂｋ） −ｒｅｇ （Ｆｌ）←セルにのアドレス （ＢＪ”）−セルにのアドレス 第 図
Claims (2)
- （１）共有メモリを介して通信する複数のプロセッサが
同時に動作するマルチプロセッサ装置において、あるプ
ロセッサがある時間の間前記共有メモリを専有して他の
プロセッサの前記共有メモリへのアクセスを禁止する共
有メモリの排他制御方式であって、 前記共有メモリのアドレス空間には、通常アクセス空間
と排他制御アクセス空間とが二重に割当ててあり、 前記複数のプロセッサの前記共有メモリへのアクセスに
は、前記通常アクセス空間を介する通常アクセスと前記
排他制御アクセス空間を介する排他アクセスとがあり、 前記複数のプロセッサは、前記共有メモリを専有すると
きには専有の指示を含む第１の排他制御アクセスにより
前記排他制御アクセス空間を介して前記共有メモリにア
クセスし、前記共有メモリの専有を解除するときには専
有解除の指示を含む第２の排他制御アクセスにより前記
排他制御アクセス空間を介して前記共有メモリにアクセ
スすることを特徴とする共有メモリの排他制御方式。 - （２）前記第１の排他制御アクセスは読み出しアクセス
であり、前記第２の排他制御アクセスは書き込みアクセ
スであることを特徴とする請求項１に記載の共有メモリ
の排他制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2203435A JP2652976B2 (ja) | 1990-07-31 | 1990-07-31 | 共有メモリの排他制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2203435A JP2652976B2 (ja) | 1990-07-31 | 1990-07-31 | 共有メモリの排他制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0486943A true JPH0486943A (ja) | 1992-03-19 |
| JP2652976B2 JP2652976B2 (ja) | 1997-09-10 |
Family
ID=16474050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2203435A Expired - Fee Related JP2652976B2 (ja) | 1990-07-31 | 1990-07-31 | 共有メモリの排他制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2652976B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313987A (ja) * | 1992-05-06 | 1993-11-26 | Nec Corp | マルチｃｐｕシステム |
| JPH07129519A (ja) * | 1993-11-04 | 1995-05-19 | Sharp Corp | デュアルｃｐｕシステム |
| JP2009187327A (ja) * | 2008-02-06 | 2009-08-20 | Nec Corp | 情報通信システムの処理要求調停方法及びそのシステム並びにそのための制御プログラム |
| JP2018124769A (ja) * | 2017-01-31 | 2018-08-09 | キヤノン株式会社 | 情報処理装置とその制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263254A (ja) * | 1984-06-11 | 1985-12-26 | Fuji Xerox Co Ltd | マルチｃｐｕの調停装置 |
| JPH02105250A (ja) * | 1988-10-13 | 1990-04-17 | Fujitsu Ltd | データ転送方式 |
-
1990
- 1990-07-31 JP JP2203435A patent/JP2652976B2/ja not_active Expired - Fee Related
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2652976B2 (ja) | 1997-09-10 |
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