JPH03257611A - マイクロプロセッサのパワーオンリセット回路 - Google Patents
マイクロプロセッサのパワーオンリセット回路Info
- Publication number
- JPH03257611A JPH03257611A JP2058576A JP5857690A JPH03257611A JP H03257611 A JPH03257611 A JP H03257611A JP 2058576 A JP2058576 A JP 2058576A JP 5857690 A JP5857690 A JP 5857690A JP H03257611 A JPH03257611 A JP H03257611A
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- JP
- Japan
- Prior art keywords
- reset
- output
- power
- microprocessor
- logic value
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- Pending
Links
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサのパワーオンリセット回
路に関し、特に電源投入時にマイクロプロセッサを初期
化するマイクロプロセッサのパワーオンリセット回路に
関する。
路に関し、特に電源投入時にマイクロプロセッサを初期
化するマイクロプロセッサのパワーオンリセット回路に
関する。
マイクロプロセッサ（以下ＣＰＵと記す）に電源投入後
、正しく動作を開始させるには一定期間、リセット入力
端子に規定の電圧（通常の場合論理“Ｏ゛レベルが入力
されなければならない。これを電源投入時に自動に行う
ようにした回路をパワーオンリセット回路と呼んでいる
。
、正しく動作を開始させるには一定期間、リセット入力
端子に規定の電圧（通常の場合論理“Ｏ゛レベルが入力
されなければならない。これを電源投入時に自動に行う
ようにした回路をパワーオンリセット回路と呼んでいる
。
第２図は従来のマイクロプロセッサのパワーオンリセッ
ト回路の一例のブロック図である。
ト回路の一例のブロック図である。
電源＋Ｖが投入された時点からコンデンサ１３に充電が
開始され、第３図に示すＢ点の電圧が、第２図のバッフ
ァ回路１５の入力スレッショルド電圧Ｖｔに達するまで
は、バッファ回路１５の出力信号（第３図Ａで示される
〉は、論理値“０”レベルが保たれるので、ＣＰＵ１が
初期化されるために必要な時間の後にＢ点の電圧がｖｔ
に達するように抵抗器１２とコンデンサ１３とで形成さ
れる充放電回路の時定数を選択する。
開始され、第３図に示すＢ点の電圧が、第２図のバッフ
ァ回路１５の入力スレッショルド電圧Ｖｔに達するまで
は、バッファ回路１５の出力信号（第３図Ａで示される
〉は、論理値“０”レベルが保たれるので、ＣＰＵ１が
初期化されるために必要な時間の後にＢ点の電圧がｖｔ
に達するように抵抗器１２とコンデンサ１３とで形成さ
れる充放電回路の時定数を選択する。
このようにすると電源投入時に自動的にＣＰＵ１が初期
化され、正しく動作を開始することができる。
化され、正しく動作を開始することができる。
上述した従来のマイクロプロセッサのパワーオンリセッ
ト回路は、第３図に示すように電源電圧（＋■〉が急速
に立ち上がる場合にはＣＰＵＩのリセット入力端子に所
定時間だけ論理値“′Ｏ″レベルが印加されるが、電源
電圧（＋Ｖ）の立上がりがゆるやかな場合には、コンデ
ンサ１３の充電が開始され、■、に達っしてしまった後
にやっとＣＰＵＩの電源端子が動作可能な電圧となると
いう状態になりＣＰＵＩのリセット入力端子が、所定時
間だけ論理値ＩＩ Ｏ”ルベルを保つことができず、Ｃ
ＰＵＩは初期化が行なわれず、正しく動作を開始するこ
とが出来ない。すなわち、電源電源の立ち上がりの傾斜
いかんではリセット動作が正しく行なわない場合があり
、信頼度に欠けるという欠点がある。
ト回路は、第３図に示すように電源電圧（＋■〉が急速
に立ち上がる場合にはＣＰＵＩのリセット入力端子に所
定時間だけ論理値“′Ｏ″レベルが印加されるが、電源
電圧（＋Ｖ）の立上がりがゆるやかな場合には、コンデ
ンサ１３の充電が開始され、■、に達っしてしまった後
にやっとＣＰＵＩの電源端子が動作可能な電圧となると
いう状態になりＣＰＵＩのリセット入力端子が、所定時
間だけ論理値ＩＩ Ｏ”ルベルを保つことができず、Ｃ
ＰＵＩは初期化が行なわれず、正しく動作を開始するこ
とが出来ない。すなわち、電源電源の立ち上がりの傾斜
いかんではリセット動作が正しく行なわない場合があり
、信頼度に欠けるという欠点がある。
本発明のマイクロプロセッサのパワーオンリセット回路
は、リセット端子にリセット信号が入力されたとき初期
化されるマイクロプロセッサと、このマイクプロセッサ
がバスを介して制御する出力ポートと、所定周期でｒｌ
ゴとＦＯ」の論理値が繰り返されるパルス信号を出力す
るパルス発生回路と、前記出力ポートの出力と前記パル
ス信号との論理和を前記リセット信号として出力する論
理和ゲート回路と、前記マイクロプロセッサのスタート
プログラム中に前記出力ポートに論理値「１」を出力さ
せるＲＯＭとを有している。
は、リセット端子にリセット信号が入力されたとき初期
化されるマイクロプロセッサと、このマイクプロセッサ
がバスを介して制御する出力ポートと、所定周期でｒｌ
ゴとＦＯ」の論理値が繰り返されるパルス信号を出力す
るパルス発生回路と、前記出力ポートの出力と前記パル
ス信号との論理和を前記リセット信号として出力する論
理和ゲート回路と、前記マイクロプロセッサのスタート
プログラム中に前記出力ポートに論理値「１」を出力さ
せるＲＯＭとを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
本実施例は、ＣＰＵＩのリセット入力端子は論理和ゲー
ト（ＯＲ）回路５の出力端子に接続されている。リード
オンリーメモリー（ＲＯＭ）６は、ｃｐｕｉの動作プロ
グラムが記憶され、動作プログラム中のスタートプログ
ラム部分に出力ポート３に論理値ＩＩ Ｉ ＩＩを出力
するような命令が記述されている。また、出力ポート３
は電源投入時に内部リセット動作で出力端子には論理値
パ０”が出力される。
ト（ＯＲ）回路５の出力端子に接続されている。リード
オンリーメモリー（ＲＯＭ）６は、ｃｐｕｉの動作プロ
グラムが記憶され、動作プログラム中のスタートプログ
ラム部分に出力ポート３に論理値ＩＩ Ｉ ＩＩを出力
するような命令が記述されている。また、出力ポート３
は電源投入時に内部リセット動作で出力端子には論理値
パ０”が出力される。
次に動作について説明する。
電源が供給されたとき、回路が動作可能な電圧にまで達
すると、パルス発生回路４からは一定の周期で論理値“
Ｏ”レベルと“１″レベルを繰返すようなパルス信号が
出力される。論理値“Ｏ゛の時間はＣＰＵＩがリセット
される充分な時間であり、論理値“１″レベルの時間は
、ＣＰＵ１が動作を開始し、スタートプログラムの中で
出力ポート３に論理値“１”を出力するような命令を実
行するまでの時間よりも充分長い時間とする。電源電圧
が本回路の動作に充分な電圧に達した時点で、パルス発
生回路４から出力される論理値“０”の信号がＯＲゲー
ト５の一方の入力端子に加えられ、他方の入力端子に加
えられる出力ポート３の出力端子は論理値“０°′であ
るので、ＯＲゲート５の出力端子は確実に論理値” ｏ
”となり、マイクロプロセッサ１は初期化される。パ
ルス発生回路４の出力信号が論理値“１″となった時点
でＣＰＵＩは動作を開始し、ＲＯＭ６に記述されたスタ
ートプログラムに従って出力ポート３に論理値“１″と
なるのでＯＲゲート５の出力端子は論理値“１”に固定
され、以後はパルス発生回路４の出力信号の論理値“Ｏ
″はＣＰＵＩのリセット入力端子には到達せず、ＣＰＵ
１のリセット入力端子は論理値“１′″に固定される。
すると、パルス発生回路４からは一定の周期で論理値“
Ｏ”レベルと“１″レベルを繰返すようなパルス信号が
出力される。論理値“Ｏ゛の時間はＣＰＵＩがリセット
される充分な時間であり、論理値“１″レベルの時間は
、ＣＰＵ１が動作を開始し、スタートプログラムの中で
出力ポート３に論理値“１”を出力するような命令を実
行するまでの時間よりも充分長い時間とする。電源電圧
が本回路の動作に充分な電圧に達した時点で、パルス発
生回路４から出力される論理値“０”の信号がＯＲゲー
ト５の一方の入力端子に加えられ、他方の入力端子に加
えられる出力ポート３の出力端子は論理値“０°′であ
るので、ＯＲゲート５の出力端子は確実に論理値” ｏ
”となり、マイクロプロセッサ１は初期化される。パ
ルス発生回路４の出力信号が論理値“１″となった時点
でＣＰＵＩは動作を開始し、ＲＯＭ６に記述されたスタ
ートプログラムに従って出力ポート３に論理値“１″と
なるのでＯＲゲート５の出力端子は論理値“１”に固定
され、以後はパルス発生回路４の出力信号の論理値“Ｏ
″はＣＰＵＩのリセット入力端子には到達せず、ＣＰＵ
１のリセット入力端子は論理値“１′″に固定される。
このようにすると、電源電圧の立ち上がりの傾斜いかん
にかかわらずパルス発生回路４から発生するパルス信号
によって、ＣＰＵＩが、初期化（リセット）され、正し
くスタートプログラムを実行したならば出力ポート３に
論理値“′１″を出力させて、パルス発生回路４からの
パルス出力信号をしゃ断し、それ以上リセット信号がＣ
ＰＵＩのリセット入力端子に印加させないようにする。
にかかわらずパルス発生回路４から発生するパルス信号
によって、ＣＰＵＩが、初期化（リセット）され、正し
くスタートプログラムを実行したならば出力ポート３に
論理値“′１″を出力させて、パルス発生回路４からの
パルス出力信号をしゃ断し、それ以上リセット信号がＣ
ＰＵＩのリセット入力端子に印加させないようにする。
もし、ＣＰＵＩの初期化が不完全であれば、スタードブ
ログラムは正しく実行されないので、ＣＰＵ１のリセッ
ト端子にはパルス発生回路４から繰り返し、リセット信
号が印加される。リセット動作が確認されるまで、リセ
ット信号がＣＰＵ１のリセット端子に印加されるのでＣ
ＰＵＩの初期化（リセット〉は確実に行なわれ、信頼度
が非常に高くすることができる。
ログラムは正しく実行されないので、ＣＰＵ１のリセッ
ト端子にはパルス発生回路４から繰り返し、リセット信
号が印加される。リセット動作が確認されるまで、リセ
ット信号がＣＰＵ１のリセット端子に印加されるのでＣ
ＰＵＩの初期化（リセット〉は確実に行なわれ、信頼度
が非常に高くすることができる。
以上説明したように本発明は、電源投入時の出力ポート
からの論理値とパルス発生回路からのパルス信号の論理
値との論理和出力でＣＰＵを初期化することにより、電
源投入時のＣＰＵの初期化を確実に行うことができると
いう効果がある。
からの論理値とパルス発生回路からのパルス信号の論理
値との論理和出力でＣＰＵを初期化することにより、電
源投入時のＣＰＵの初期化を確実に行うことができると
いう効果がある。
１・・・ＣＰＵ、２・・・バス、３・・・出力ポート、
４・・・パルス発生回路、５・・・論理和ゲート回路、
６・・・ＲＯＭ。
４・・・パルス発生回路、５・・・論理和ゲート回路、
６・・・ＲＯＭ。
Claims (1)
- リセット端子にリセット信号が入力されたとき初期化さ
れるマイクロプロセッサと、このマイクプロセッサがバ
スを介して制御する出力ポートと、所定周期で「１」と
「０」の論理値が繰り返されるパルス信号を出力するパ
ルス発生回路と、前記出力ポートの出力と前記パルス信
号との論理和を前記リセット信号として出力する論理和
ゲート回路と、前記マイクロプロセッサのスタートプロ
グラム中に前記出力ポートに論理値「１」を出力させる
ＲＯＭとを有することを特徴とするマイクロプロセッサ
のパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058576A JPH03257611A (ja) | 1990-03-08 | 1990-03-08 | マイクロプロセッサのパワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058576A JPH03257611A (ja) | 1990-03-08 | 1990-03-08 | マイクロプロセッサのパワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257611A true JPH03257611A (ja) | 1991-11-18 |
Family
ID=13088269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058576A Pending JPH03257611A (ja) | 1990-03-08 | 1990-03-08 | マイクロプロセッサのパワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257611A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022123548A (ja) * | 2021-02-12 | 2022-08-24 | 古河電気工業株式会社 | 波長可変レーザ装置、波長可変レーザ装置の制御方法、およびプログラム |
-
1990
- 1990-03-08 JP JP2058576A patent/JPH03257611A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022123548A (ja) * | 2021-02-12 | 2022-08-24 | 古河電気工業株式会社 | 波長可変レーザ装置、波長可変レーザ装置の制御方法、およびプログラム |
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