JPH08179857A - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPH08179857A JPH08179857A JP6319709A JP31970994A JPH08179857A JP H08179857 A JPH08179857 A JP H08179857A JP 6319709 A JP6319709 A JP 6319709A JP 31970994 A JP31970994 A JP 31970994A JP H08179857 A JPH08179857 A JP H08179857A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- signal
- cpu
- circuit
- peripheral function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 35
- 238000007781 pre-processing Methods 0.000 claims abstract description 15
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Abstract
(57)【要約】
【目的】 マイクロプロセッサ（ＣＰＵ）と周辺機能部
とを有するシステムの起動期間を短くすることができる
構成のリセット回路を提供する。 【構成】 電源ＯＮリセット回路１、ＣＰＵ２、複数の
周辺機能部３ａ〜３ｎ、ゲート回路５、リセット解除制
御部６、並びにリセット制御回路７から構成される。ゲ
ート回路５からのリセット信号ｃによりＣＰＵ２はリセ
ットされ、リセット完了後にＣＰＵ２は前処理をする。
前処理終了後にＣＰＵ２から出力される制御信号ｄによ
りリセット解除制御部６はリセット解除信号ｅを出力
し、リセット制御回路７はリセット解除信号ｅにより、
周辺機能部３ａ〜３ｎのリセット信号ｃ´をハイレベル
（リセット解除状態）とする。
とを有するシステムの起動期間を短くすることができる
構成のリセット回路を提供する。 【構成】 電源ＯＮリセット回路１、ＣＰＵ２、複数の
周辺機能部３ａ〜３ｎ、ゲート回路５、リセット解除制
御部６、並びにリセット制御回路７から構成される。ゲ
ート回路５からのリセット信号ｃによりＣＰＵ２はリセ
ットされ、リセット完了後にＣＰＵ２は前処理をする。
前処理終了後にＣＰＵ２から出力される制御信号ｄによ
りリセット解除制御部６はリセット解除信号ｅを出力
し、リセット制御回路７はリセット解除信号ｅにより、
周辺機能部３ａ〜３ｎのリセット信号ｃ´をハイレベル
（リセット解除状態）とする。
Description
【０００１】
【産業上の利用分野】本発明は、リセット回路に関し、
特にＣＰＵ及びその周辺機能部を有するシステムをリセ
ットする際に用いられるリセット回路に関する。
特にＣＰＵ及びその周辺機能部を有するシステムをリセ
ットする際に用いられるリセット回路に関する。
【０００２】
【従来の技術】図３に従来のこの種のリセット回路の構
成図を示す。このリセット回路は、電源ＯＮリセット回
路１、ＣＰＵ２、ｎ個の周辺機能部３ａ〜３ｎ、並びに
ゲート回路５から構成され、電源ＯＮリセット回路１か
らの電源ＯＮリセット信号ａと外部リセット信号ｂとの
論理和出力に基づいてゲート回路５においてリセット信
号ｃを生成し、このリセット信号ｃをＣＰＵ２や周辺機
能部３ａ〜３ｎのリセット端子Ｒにそれぞれ入力するこ
とで、ＣＰＵ２や周辺機能部３ａ〜３ｎをリセットして
いる。
成図を示す。このリセット回路は、電源ＯＮリセット回
路１、ＣＰＵ２、ｎ個の周辺機能部３ａ〜３ｎ、並びに
ゲート回路５から構成され、電源ＯＮリセット回路１か
らの電源ＯＮリセット信号ａと外部リセット信号ｂとの
論理和出力に基づいてゲート回路５においてリセット信
号ｃを生成し、このリセット信号ｃをＣＰＵ２や周辺機
能部３ａ〜３ｎのリセット端子Ｒにそれぞれ入力するこ
とで、ＣＰＵ２や周辺機能部３ａ〜３ｎをリセットして
いる。
【０００３】この動作を図４のタイムチャートを参照し
て説明すれば、電源がＯＮして電源電圧が立ち上がった
場合は、電源ＯＮリセット回路１から所定の時間差でリ
セット信号ａが出力される。ここで、外部リセット信号
ｂが入力されない場合には、このリセット信号ａがその
ままゲート回路５を通過してＣＰＵ２や周辺機能部３ａ
〜３ｎに出力される。外部リセット信号ｂが出力される
場合には、リセット信号ａと外部リセット信号ｂとの論
理和によるリセット信号ｃが出力される。
て説明すれば、電源がＯＮして電源電圧が立ち上がった
場合は、電源ＯＮリセット回路１から所定の時間差でリ
セット信号ａが出力される。ここで、外部リセット信号
ｂが入力されない場合には、このリセット信号ａがその
ままゲート回路５を通過してＣＰＵ２や周辺機能部３ａ
〜３ｎに出力される。外部リセット信号ｂが出力される
場合には、リセット信号ａと外部リセット信号ｂとの論
理和によるリセット信号ｃが出力される。
【０００４】
【発明が解決しようとする課題】ところで、上記構成の
従来のリセット回路では、１つのリセット信号ｃにより
ＣＰＵ２や周辺機能部３ａ〜３ｎをリセットすることか
ら、リセット信号ｃによるリセット時間、つまりその信
号幅は、ＣＰＵ２と周辺機能部３ａ〜３ｎとが要求する
リセット時間の最大値以上に設定しなければならない。
そのため、例えば、ＣＰＵ２において必要なリセット時
間が他の周辺機能部３ａ〜３ｎにおいて必要とされるリ
セット時間よりも短い場合には、ＣＰＵ２は、システム
（および装置、以下同様。）の起動前に必要な前処理を
実行する際に、リセット信号ｃがなくなるまで待機しな
ければならなかった。そのため、このようなリセット回
路を備えたシステムにおいては、ＣＰＵ２による上記前
処理の時間、つまり電源ＯＮから起動前処理完了までの
時間が長くなり、システム起動時間が長くなってしまう
問題があった。
従来のリセット回路では、１つのリセット信号ｃにより
ＣＰＵ２や周辺機能部３ａ〜３ｎをリセットすることか
ら、リセット信号ｃによるリセット時間、つまりその信
号幅は、ＣＰＵ２と周辺機能部３ａ〜３ｎとが要求する
リセット時間の最大値以上に設定しなければならない。
そのため、例えば、ＣＰＵ２において必要なリセット時
間が他の周辺機能部３ａ〜３ｎにおいて必要とされるリ
セット時間よりも短い場合には、ＣＰＵ２は、システム
（および装置、以下同様。）の起動前に必要な前処理を
実行する際に、リセット信号ｃがなくなるまで待機しな
ければならなかった。そのため、このようなリセット回
路を備えたシステムにおいては、ＣＰＵ２による上記前
処理の時間、つまり電源ＯＮから起動前処理完了までの
時間が長くなり、システム起動時間が長くなってしまう
問題があった。
【０００５】本発明の課題は、かかる問題点を解消し、
ＣＰＵをリセットした後周辺機能部のリセット終了を待
たずに直ちにシステム起動に必要な前処理の実行を可能
にする構成のリセット回路を提供することにある。
ＣＰＵをリセットした後周辺機能部のリセット終了を待
たずに直ちにシステム起動に必要な前処理の実行を可能
にする構成のリセット回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のリセット回路
は、ＣＰＵと少なくとも１つの周辺機能部とを有し、前
記ＣＰＵのリセット時間が前記周辺機能部のリセット時
間よりも短いシステムにおけるリセット回路において、
前記ＣＰＵのリセットに必要な信号幅を有する第１のリ
セット信号を出力するリセット信号発生部と、前記ＣＰ
Ｕからのリセット解除信号により前記周辺機能部のリセ
ットに必要な信号幅を有する第２のリセット信号を出力
するリセット制御部とを有する構成とした。
は、ＣＰＵと少なくとも１つの周辺機能部とを有し、前
記ＣＰＵのリセット時間が前記周辺機能部のリセット時
間よりも短いシステムにおけるリセット回路において、
前記ＣＰＵのリセットに必要な信号幅を有する第１のリ
セット信号を出力するリセット信号発生部と、前記ＣＰ
Ｕからのリセット解除信号により前記周辺機能部のリセ
ットに必要な信号幅を有する第２のリセット信号を出力
するリセット制御部とを有する構成とした。
【０００７】ここで、リセット制御部は、ＣＰＵにおけ
る前処理の終了後に前記第２のリセット信号を解除する
ものである。また、第２のリセット信号の信号幅は、各
周辺機能部のリセットに必要な信号幅に応じてそれぞれ
決定されるものである。
る前処理の終了後に前記第２のリセット信号を解除する
ものである。また、第２のリセット信号の信号幅は、各
周辺機能部のリセットに必要な信号幅に応じてそれぞれ
決定されるものである。
【０００８】
【作用】本発明のリセット回路では、ＣＰＵは第１のリ
セット信号により、また周辺機能部は第２のリセット信
号により、それぞれリセットされる。このように、ＣＰ
Ｕがそのリセットに必要な信号幅を有する第１のリセッ
ト信号によってリセットされるため、リセット終了後に
直ちにシステム起動に必要な前処理を行うことができ
る。
セット信号により、また周辺機能部は第２のリセット信
号により、それぞれリセットされる。このように、ＣＰ
Ｕがそのリセットに必要な信号幅を有する第１のリセッ
ト信号によってリセットされるため、リセット終了後に
直ちにシステム起動に必要な前処理を行うことができ
る。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を詳細
な説明に説明する。図１は本発明の一実施例に係るリセ
ット回路の構成図であり、図２はこのリセット回路にお
けるタイムチャートである。
な説明に説明する。図１は本発明の一実施例に係るリセ
ット回路の構成図であり、図２はこのリセット回路にお
けるタイムチャートである。
【００１０】図１に示すリセット回路は、電源ＯＮリセ
ット回路１、ＣＰＵ２、複数の周辺機能部３ａ〜３ｎ、
ゲート回路５、リセット解除制御部６、並びにリセット
制御回路７から構成される。リセット解除制御部６は、
ゲート回路６ａとアドレスデコーダ６ｂとから構成され
る。また、リセット制御回路７は、ＣＰＵ２からのリセ
ット解除信号ｅにより、任意のリセット時間を有するリ
セット信号ｃ´を出力する。
ット回路１、ＣＰＵ２、複数の周辺機能部３ａ〜３ｎ、
ゲート回路５、リセット解除制御部６、並びにリセット
制御回路７から構成される。リセット解除制御部６は、
ゲート回路６ａとアドレスデコーダ６ｂとから構成され
る。また、リセット制御回路７は、ＣＰＵ２からのリセ
ット解除信号ｅにより、任意のリセット時間を有するリ
セット信号ｃ´を出力する。
【００１１】電源ＯＮリセット回路１のリセット信号ａ
及び外部リセット信号ｂは、ゲート回路５に入力され
る。このゲート回路５は、リセット信号ａと外部リセッ
ト信号ｂのうちのパルス幅が長い方のリセット信号をリ
セット信号ｃとして出力する。ゲート回路５からのリセ
ット信号ｃは、ＣＰＵ２とリセット制御回路７のそれぞ
れのリセット端子Ｒに入力される。
及び外部リセット信号ｂは、ゲート回路５に入力され
る。このゲート回路５は、リセット信号ａと外部リセッ
ト信号ｂのうちのパルス幅が長い方のリセット信号をリ
セット信号ｃとして出力する。ゲート回路５からのリセ
ット信号ｃは、ＣＰＵ２とリセット制御回路７のそれぞ
れのリセット端子Ｒに入力される。
【００１２】ＣＰＵ２からは、制御信号ｄがリセット解
除制御部６のゲート回路６ａに出力され、ゲート回路６
ａからは、リセット解除信号ｅがリセット制御回路７に
出力される。また、本実施例の回路構成では、ＣＰＵ２
から周辺機能部３ａ〜３ｎ及びリセット解除制御部６の
アドレスデコーダ６ｂに、それぞれアドレスｆが出力さ
れる。更に、リセット制御回路７の出力端子ＲLから周
辺機能部３ａ〜３ｎのリセット端子ＲL1〜ＲLnに、周辺
機能部用リセット信号ｃ´が出力される。
除制御部６のゲート回路６ａに出力され、ゲート回路６
ａからは、リセット解除信号ｅがリセット制御回路７に
出力される。また、本実施例の回路構成では、ＣＰＵ２
から周辺機能部３ａ〜３ｎ及びリセット解除制御部６の
アドレスデコーダ６ｂに、それぞれアドレスｆが出力さ
れる。更に、リセット制御回路７の出力端子ＲLから周
辺機能部３ａ〜３ｎのリセット端子ＲL1〜ＲLnに、周辺
機能部用リセット信号ｃ´が出力される。
【００１３】上記構成のリセット回路においては、電源
電圧がＯＮになった時点で、電源ＯＮリセット回路１か
らのリセット信号ａと外部からのリセット信号ｂのうち
のパルス幅が長い方のリセット信号が、ゲート回路５か
らリセット信号ｃとして出力され、ＣＰＵ２及びリセッ
ト制御回路７に入力される。ここで、リセット信号ｃ
は、ＣＰＵ２のリセット時間より長く設定されている。
従って、このリセット信号ｃによりＣＰＵ２はリセット
されて、リセット信号ｃの立上がる。つまり、図２に示
すＸ点の時点からＣＰＵ２は動作可能となる。なお、電
源電圧が立ち上がってからリセット信号ｃがハイレベル
（ＯＦＦ）となるまでの間が、ＣＰＵ２のリセット時間
となる。
電圧がＯＮになった時点で、電源ＯＮリセット回路１か
らのリセット信号ａと外部からのリセット信号ｂのうち
のパルス幅が長い方のリセット信号が、ゲート回路５か
らリセット信号ｃとして出力され、ＣＰＵ２及びリセッ
ト制御回路７に入力される。ここで、リセット信号ｃ
は、ＣＰＵ２のリセット時間より長く設定されている。
従って、このリセット信号ｃによりＣＰＵ２はリセット
されて、リセット信号ｃの立上がる。つまり、図２に示
すＸ点の時点からＣＰＵ２は動作可能となる。なお、電
源電圧が立ち上がってからリセット信号ｃがハイレベル
（ＯＦＦ）となるまでの間が、ＣＰＵ２のリセット時間
となる。
【００１４】一方、周辺機能部用リセット信号ｃ´は、
リセット信号ｃがＯＦＦとなった時点でもまだローレベ
ル（ＯＮ）であり、このため、周辺機能部３ａ〜３ｎは
リセットされている状態であり、つまり動作不可状態と
なっている。この状態で、ＣＰＵ２が所定の前処理を実
施し、前処理の終了後に所定のアドレスｆおよび制御信
号ｄを、図２に示すタイミングで、リセット解除制御部
６に出力する。これらのアドレスｆおよび制御信号ｄが
入力されたタイミングで、リセット解除制御部６は、リ
セット制御回路７へリセット解除信号ｅを出力する。そ
して、リセット制御回路７は、入力されたリセット解除
信号ｅの立上がり、つまり図２のＹ点の時点をトリガと
して、周辺機能部のためのリセット信号ｃ´をハイレベ
ル（リセット解除状態）とする。これにより、周辺機能
部３ａ〜３ｎのリセットが解除される。なお、図２にお
いて、ｔ´はＣＰＵ２における前処理時間、Ｔは周辺機
能部３ａ〜３ｎのリセット時間である。
リセット信号ｃがＯＦＦとなった時点でもまだローレベ
ル（ＯＮ）であり、このため、周辺機能部３ａ〜３ｎは
リセットされている状態であり、つまり動作不可状態と
なっている。この状態で、ＣＰＵ２が所定の前処理を実
施し、前処理の終了後に所定のアドレスｆおよび制御信
号ｄを、図２に示すタイミングで、リセット解除制御部
６に出力する。これらのアドレスｆおよび制御信号ｄが
入力されたタイミングで、リセット解除制御部６は、リ
セット制御回路７へリセット解除信号ｅを出力する。そ
して、リセット制御回路７は、入力されたリセット解除
信号ｅの立上がり、つまり図２のＹ点の時点をトリガと
して、周辺機能部のためのリセット信号ｃ´をハイレベ
ル（リセット解除状態）とする。これにより、周辺機能
部３ａ〜３ｎのリセットが解除される。なお、図２にお
いて、ｔ´はＣＰＵ２における前処理時間、Ｔは周辺機
能部３ａ〜３ｎのリセット時間である。
【００１５】ここで、周辺機能部３ａ〜３ｎにおいて要
求するリセット信号の幅がＣＰＵ２よりも十分長い場合
には、ＣＰＵ２のリセットが完了してから、周辺機能部
３ａ〜３ｎのリセットが完了するまでの間にＣＰＵ２の
前処理時間ｔ´を挿入することができる。これにより、
電源ＯＮからシステムに起動までの時間が大幅に短縮で
きる。
求するリセット信号の幅がＣＰＵ２よりも十分長い場合
には、ＣＰＵ２のリセットが完了してから、周辺機能部
３ａ〜３ｎのリセットが完了するまでの間にＣＰＵ２の
前処理時間ｔ´を挿入することができる。これにより、
電源ＯＮからシステムに起動までの時間が大幅に短縮で
きる。
【００１６】以上、本発明を特定の実施例に基づいて説
明したが、本発明はこの実施例に限定されず、種々の実
施態様が可能である。例えば、上記実施例ではリセット
制御回路７から１つのリセット信号だけを出力させた
が、それぞれリセット時間の異なる複数のリセット信号
を発生させる構成としても良い。このような構成とする
ことで、例えば、複数の周辺機能部がそれぞれ異なるリ
セット時間を有する場合でも対応でき、各周辺機能部に
最適なリセット動作をさせることができる。
明したが、本発明はこの実施例に限定されず、種々の実
施態様が可能である。例えば、上記実施例ではリセット
制御回路７から１つのリセット信号だけを出力させた
が、それぞれリセット時間の異なる複数のリセット信号
を発生させる構成としても良い。このような構成とする
ことで、例えば、複数の周辺機能部がそれぞれ異なるリ
セット時間を有する場合でも対応でき、各周辺機能部に
最適なリセット動作をさせることができる。
【００１７】
【発明の効果】以上の説明から明らかなように、本発明
のリセット回路によれば、ＣＰＵのリセット終了後に直
ちにＣＰＵの前処理を行うことができるので、ＣＰＵに
よる前処理の時間、ひいてはこの種のシステムの起動時
間が短縮される効果がある。
のリセット回路によれば、ＣＰＵのリセット終了後に直
ちにＣＰＵの前処理を行うことができるので、ＣＰＵに
よる前処理の時間、ひいてはこの種のシステムの起動時
間が短縮される効果がある。
【図１】本発明の一実施例に係るリセット回路の構成
図。
図。
【図２】本実施例におけるタイムチャートを示した説明
図。
図。
【図３】従来のリセット回路の構成図。
【図４】図４のリセット回路におけるタイムチャートを
示した説明図である。 １
示した説明図である。 １
１ 電源ＯＮリセット回路 ２ ＣＰＵ ３ａ〜３ｎ 周辺機能部 ５，６ａ ゲート回路 ６ リセット解除制御部 ７ リセット制御回路
Claims (3)
- 【請求項１】 マイクロプロセッサ（以下、ＣＰＵと称
する）と少なくとも１つの周辺機能部とを有し、前記Ｃ
ＰＵのリセット時間が前記周辺機能部のリセット時間よ
りも短いシステムにおけるリセット回路において、前記
ＣＰＵのリセットに必要な信号幅を有する第１のリセッ
ト信号を出力するリセット信号発生部と、前記ＣＰＵか
らのリセット解除信号により前記周辺機能部のリセット
に必要な信号幅を有する第２のリセット信号を出力する
リセット制御部とを有して成ることを特徴とするリセッ
ト回路。 - 【請求項２】 前記リセット制御部は、前記ＣＰＵにお
ける前処理の終了後に前記第２のリセット信号を解除す
ることを特徴とする請求項１記載のリセット回路。 - 【請求項３】 前記第２のリセット信号の信号幅が、各
周辺機能部のリセットに必要な信号幅に応じてそれぞれ
決定されることを特徴とする請求項１又は２記載のリセ
ット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6319709A JPH08179857A (ja) | 1994-12-22 | 1994-12-22 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6319709A JPH08179857A (ja) | 1994-12-22 | 1994-12-22 | リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08179857A true JPH08179857A (ja) | 1996-07-12 |
Family
ID=18113309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6319709A Pending JPH08179857A (ja) | 1994-12-22 | 1994-12-22 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08179857A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990068816A (ko) * | 1999-06-24 | 1999-09-06 | 서인원 | 씨피유의리세트방법 |
| US6713994B2 (en) | 2001-04-12 | 2004-03-30 | Oki Electric Industry Co., Ltd. | Power saving integrated circuit and method of controlling the same |
| JP2009514084A (ja) * | 2005-10-25 | 2009-04-02 | エヌエックスピー ビー ヴィ | リセット装置を具えたデータ処理装置 |
| US8909995B2 (en) | 2004-09-09 | 2014-12-09 | Lapis Semiconductor Co., Ltd. | Microcomputer with watchdog timer generating internal and external reset signals |
-
1994
- 1994-12-22 JP JP6319709A patent/JPH08179857A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990068816A (ko) * | 1999-06-24 | 1999-09-06 | 서인원 | 씨피유의리세트방법 |
| US6713994B2 (en) | 2001-04-12 | 2004-03-30 | Oki Electric Industry Co., Ltd. | Power saving integrated circuit and method of controlling the same |
| US8909995B2 (en) | 2004-09-09 | 2014-12-09 | Lapis Semiconductor Co., Ltd. | Microcomputer with watchdog timer generating internal and external reset signals |
| JP2009514084A (ja) * | 2005-10-25 | 2009-04-02 | エヌエックスピー ビー ヴィ | リセット装置を具えたデータ処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH046973B2 (ja) | ||
| JP2006079345A (ja) | マイクロコンピュータ | |
| KR101846192B1 (ko) | 디지털-아날로그 집적 회로 및 제어 방법 | |
| US5293572A (en) | Testing system of computer by generation of an asynchronous pseudo-fault | |
| JPH0573296A (ja) | マイクロコンピユータ | |
| JP2580673B2 (ja) | 電源制御装置 | |
| JP3137089B2 (ja) | マイクロコンピュータ | |
| JPH0830442A (ja) | 計算機制御装置のプログラム起動方法およびその計算機制御装置 | |
| JPH05314280A (ja) | マイクロコンピュータ | |
| JPH06259264A (ja) | クロック制御回路 | |
| JPS5839343A (ja) | 複数システムの初動装置 | |
| JPH10227839A (ja) | 集積回路試験装置及び方法 | |
| CN114356410A (zh) | 安全起电方法、系统、芯片及电子设备 | |
| JPH04101217A (ja) | マイクロプロセッサ起動回路 | |
| JPS62248043A (ja) | マイクロコンピユ−タ・インストラクシヨン・フエツチ用メモリ切換回路 | |
| JPH02297683A (ja) | マイクロコンピュータ | |
| JPH06325186A (ja) | １チップマイクロコンピュータ及びその製造方法 | |
| JPS63170716A (ja) | リセツト回路 | |
| JPH05151012A (ja) | テスト回路 | |
| KR20020053266A (ko) | 시스템 초기화 제어장치 및 방법 | |
| JPH01223521A (ja) | 大規模集積回路 | |
| JPH05197451A (ja) | 情報処理装置 | |
| JPH0621785A (ja) | チャタリング防止方式 | |
| JPH06250870A (ja) | デジタルシグナルプロセッサ | |
| JPH05151139A (ja) | 入出力制御装置の状況記憶方式 |