JPH04199243A - キャッシュ記憶装置 - Google Patents
キャッシュ記憶装置Info
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- JPH04199243A JPH04199243A JP2318009A JP31800990A JPH04199243A JP H04199243 A JPH04199243 A JP H04199243A JP 2318009 A JP2318009 A JP 2318009A JP 31800990 A JP31800990 A JP 31800990A JP H04199243 A JPH04199243 A JP H04199243A
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- 230000015654 memory Effects 0.000 claims abstract description 33
- 238000003491 array Methods 0.000 claims abstract description 15
- 230000006870 function Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は情報処理装置に使用されるキャッシュ記憶装置
に関する。
に関する。
従来のキャッシュ記憶を持つキャッシュ記憶装置につい
て説明する。 周知のように、キャッシュ記憶装置は情報処理装置のデ
ータ読出しをより高速に行うために設けられている、高
速、小容量の記憶装置であり、主記憶装置内のデータの
一部を貯える働きをする。 その際、主記憶装置とキャッシュ記憶は、ある一定の大
きさのブロックに区切られており、キャッシュ記憶のデ
ータが主記憶装置上のどの場所のものであるかを覚えて
おくだめの小容量のメモリを持っている。このメモリは
アドレス・アレイと呼ばれる。 従って、情報処理装置がキャッシュ記憶装置をアクセス
する場合には、そのデータの主記憶装置上のアドレスに
よってアドレス・アレイを索引し、求めるデータのキャ
ッシュ記憶装置内での有無を調べる。キャッシュ記憶装
置内に求めるデータが存在する場合には、そのデータの
キャッシュ記憶装置内でのアドレスを求める。即ち、ア
ドレス・アレイによって、主記憶装置のアドレスをキャ
ッシュ記憶装置内のアドレスに変換しているわけである
。 ところで、従来は、キャッシュ記憶からの読出しも書込
みも同一のアドレス・アレイを索引しており、読出し及
び書込み要求が競合した場合には、どちらかの要求を待
たせなければならなかった。
て説明する。 周知のように、キャッシュ記憶装置は情報処理装置のデ
ータ読出しをより高速に行うために設けられている、高
速、小容量の記憶装置であり、主記憶装置内のデータの
一部を貯える働きをする。 その際、主記憶装置とキャッシュ記憶は、ある一定の大
きさのブロックに区切られており、キャッシュ記憶のデ
ータが主記憶装置上のどの場所のものであるかを覚えて
おくだめの小容量のメモリを持っている。このメモリは
アドレス・アレイと呼ばれる。 従って、情報処理装置がキャッシュ記憶装置をアクセス
する場合には、そのデータの主記憶装置上のアドレスに
よってアドレス・アレイを索引し、求めるデータのキャ
ッシュ記憶装置内での有無を調べる。キャッシュ記憶装
置内に求めるデータが存在する場合には、そのデータの
キャッシュ記憶装置内でのアドレスを求める。即ち、ア
ドレス・アレイによって、主記憶装置のアドレスをキャ
ッシュ記憶装置内のアドレスに変換しているわけである
。 ところで、従来は、キャッシュ記憶からの読出しも書込
みも同一のアドレス・アレイを索引しており、読出し及
び書込み要求が競合した場合には、どちらかの要求を待
たせなければならなかった。
上述した従来のキャッシュ記憶装置は、アドレス・アレ
イか１つしかないため、読出しおよび書込み要求が同時
に発生したらどちらかの要求を待たせる必要があった。 従って、本発明の目的は、読出しおよび書込み要求が同
時に発生しても分割されたデータ・アレイがが異なれば
それらの要求を同時に行えるようにしたキャッシュ記憶
装置を提供することにある。
イか１つしかないため、読出しおよび書込み要求が同時
に発生したらどちらかの要求を待たせる必要があった。 従って、本発明の目的は、読出しおよび書込み要求が同
時に発生しても分割されたデータ・アレイがが異なれば
それらの要求を同時に行えるようにしたキャッシュ記憶
装置を提供することにある。
本発明によるキャッシュ記憶装置は、主記憶装置に記憶
されたデータを一時的に貯えるキャッシュ記憶を有する
キャッシュ記憶装置であって、前記キャッシュ記憶は、
一度に読出すかまたは書込むデータ幅もしくは該データ
幅の複数倍のデータ幅で分割され、その各々がアドレス
レジスタを有するデータ・アレイから成り、前記キャッ
シュ記憶の読出しアドレスを保持する読出しアドレス回
路と、前記キャッシュ記憶の書込みアドレスを保持する
書込みアドレス回路と、前記キャッシュ記憶内に登録さ
れているデータのアドレスを記憶し、前記読出しアドレ
スが供給され、該読出しアドレスの目的とするデータ・
ブロックが登録されていれば、前記キャッシュ記憶内で
のアドレスを出力する第１のアドレス・アレイと、該第
１のアドレス・アレイの写しであって、前記書込みアド
レスが供給され、該書込みアドレスの目的とするデータ
・ブロックが登録されていれば、前記キャッシュ記憶内
でのアドレスを出力する第２のアドレス・アレイと、前
記読出しアドレスと前記書込みアドレスとを比較するこ
とによって、読出し行ないたい分割されたデータ・アレ
イと書込みを行ないたい分割されたデータ・アレイとが
同一が否かを判定する判定手段と、該判定手段による判
定結果に基づいて前記データ・アレイに対する読出しと
書込みの動作を制御するキャッシュ制御手段とを備える
ことを特徴とする。
されたデータを一時的に貯えるキャッシュ記憶を有する
キャッシュ記憶装置であって、前記キャッシュ記憶は、
一度に読出すかまたは書込むデータ幅もしくは該データ
幅の複数倍のデータ幅で分割され、その各々がアドレス
レジスタを有するデータ・アレイから成り、前記キャッ
シュ記憶の読出しアドレスを保持する読出しアドレス回
路と、前記キャッシュ記憶の書込みアドレスを保持する
書込みアドレス回路と、前記キャッシュ記憶内に登録さ
れているデータのアドレスを記憶し、前記読出しアドレ
スが供給され、該読出しアドレスの目的とするデータ・
ブロックが登録されていれば、前記キャッシュ記憶内で
のアドレスを出力する第１のアドレス・アレイと、該第
１のアドレス・アレイの写しであって、前記書込みアド
レスが供給され、該書込みアドレスの目的とするデータ
・ブロックが登録されていれば、前記キャッシュ記憶内
でのアドレスを出力する第２のアドレス・アレイと、前
記読出しアドレスと前記書込みアドレスとを比較するこ
とによって、読出し行ないたい分割されたデータ・アレ
イと書込みを行ないたい分割されたデータ・アレイとが
同一が否かを判定する判定手段と、該判定手段による判
定結果に基づいて前記データ・アレイに対する読出しと
書込みの動作を制御するキャッシュ制御手段とを備える
ことを特徴とする。
前記キャッシュ制御手段は、前記判定手段による判定結
果が否であれば、前記読出しアドレスを前記第１のアド
レス・アレイおよび前記読出しアドレスに対応した分割
されたデータ・アレイに供給すると共に、前記書込みア
ドレスを前記第２のアドレス・アレイ及び前記書込みア
ドレスに対応した分割されたデータ・アレイに供給して
、異なる分割されたデータ・アレイ間で当時に読出しと
書込みの動作を指示し、前記判定手段による判定結果が
同一であれば、読出しを優先させる動作を指示する。
果が否であれば、前記読出しアドレスを前記第１のアド
レス・アレイおよび前記読出しアドレスに対応した分割
されたデータ・アレイに供給すると共に、前記書込みア
ドレスを前記第２のアドレス・アレイ及び前記書込みア
ドレスに対応した分割されたデータ・アレイに供給して
、異なる分割されたデータ・アレイ間で当時に読出しと
書込みの動作を指示し、前記判定手段による判定結果が
同一であれば、読出しを優先させる動作を指示する。
次に、本発明ついて図面を参照して説明する。
第１図を参照すると、本発明の一実施例によるキャッシ
ュ記憶装置は、命令やオペランドの先取りを行なう先行
制御装置が出力する仮想アドレスを受取るレジスタ（Ｖ
ＡＡＲ）１３を有する。このレジスタ１３は、後述する
キャッシュ記憶の読出しアドレスを保持する読出しアド
レス回路として働く。 アドレス変換バッファ（ＴＬＢ）１はレジスタ〕３に保
持された仮想アドレスから実アドレスを索引するための
メモリである。 第１及び第２のアドレス・アレイ（ＡＡＩ及びＡＡ２）
２及び３は、このキャッシュ記憶のデータ・ブロックの
主記憶装置上でのアドレスを記憶しておくメモリである
。 第１のアドレス・アレイ２は、レジスタ１３に保持され
た仮想アドレスの一部であって、アドレス変換バッファ
１によるアドレス変換の際に影響を受けない実アドレス
部の一部で索引され実アドレスを出力する。この実アド
レスとアドレス変換バッフアコから出力された実アドレ
スとは比較器４で比較される。この比較結果は、キャッ
シュ制御回路２０に対して、このキャッシュ記憶装置に
目的とするデータ・ブロックが存在するかどうかの判定
結果を示す。 第１のバッファ１０は、先行制御装置からキャッシュ記
憶に対して書込み要求が出されたとき、仮想アドレスが
アドレス変換バッファ１によって変換された実アドレス
を貯えておくバッファである。 第１のバッファ１０の出力はレジスタ〕２に保持される
。このレジスタ１２はキャッシュ記憶の書込みアドレス
を保持する書込みアドレス回路として働く。 レジスタ１２に保持された実アドレスと第２のアドレス
・アレイ３から出力される実アドレスとは比較器５で比
較される。この比較結果は、キャッシュ制御回路２０に
対して、このキャッシュ記憶装置に目的とするデータ・
ブロックが存在するかどうかの判定結果を示す。 第２のバッファ１１は、演算装置から演算結果を受けと
って、キャッシュ記憶に書込むまでの間、データを貯え
ておくバッファである。 第Ｏ及び第１のデータ・アレイ（ＤＡＯ及びＤＡ、 １
． ） ８及び９は、アドレスの最下位ビットＬＳＢか
“０“のとき第０のデータ・アレイ８を、“］“のとき
第１のデータ争アレイ９をアクセスするように分割され
ているキャッシュ記憶である。 換言すれば、キャッシュ記憶をアクセスするアドレスが
偶数のとき第０のデータ・アレイ８を、奇数のとき第１
のデータ・アレイ９をアクセスするように分割されてい
る。 レジスタ１４及び１６は、それぞれ第０及び第１のデー
タ・アレイ１０及び１］のアドレスを保持するレジスタ
である。 レジスタ１５及び１７は、それぞれ第０及び第１のデー
タ・アレイ１０及び１１への書込みデータを保持するレ
ジスタである。 第１及び第２のセレクタ６及び７は、それぞれレジスタ
１４及び１６へ送るアドレスをアドレス変換バッファ１
の出力かレジスタ１２の出力かを切り換えて、第Ｏ及び
第１のデータ・アレイ８及び９の読出しまたは書込みの
アドレスを決めるセレクタである。 第３のセレクタ１８は、第０及び第１のデータ・アレイ
８及び９から読出したデータのどちらかを選択してレジ
スタ］９に供給するためのセレクタである。 次に、第２．３．４図を参照しながら、第１図に示され
たキャッシュ記憶装置の動作について詳しく説明する。 第２図は第１図のキャッシュ制御回路２０の動作を示す
真理値表である。 ケース１の実行待ちでは、レジスタ１３及びレジスタ１
２側に有効なアドレスが存在せず、第０及び第１のデー
タ・アレイ８及び９への読出し、書込みの要求が何もな
いことを示している。このとき、第１及び第２のセレク
タ６及び７は、アドレス変換バッファ１側でもレジスタ
１２側でもどちらを選んでもよい。このような“０”ま
たは“１゛のどちらでもよい状態を×°で表している。 第１ステージとは、レジスタ１３または１２からレジス
タ１４．１６までの１マシンサイクルで動作する部分を
指す。同様に、第２ステージとは、レジスタ１４．１６
からレジスタ１９までの１マシンサイクルで動作する部
分をいう。 ケース１の実行待ちの動作の第２ステージでは、書込み
許可信号ＷＥがＷＥ−０であり、第０または第１のデー
タ・アレイ８または９は読出しサイクルとなる。また、
第３のセレクタ２０は不定−×である。 次に、ケース２の読出し要求の場合の動作について説明
する。レジスタ１３に有効なアドレスが存在してそのＬ
ＳＢ−０であるとする。これは、即ち、先行制御装置よ
りキャッシュ記憶に対して読出し要求があり、その必要
なデータが第０のデータ・アレイ８に存在することを意
味している。 また、このとき、レジスタ１２には有効なアドレスがな
い、すなわち、キャッシュ記憶に対する書込み要求がな
いことを示している。 このとき、第１ステージでは、第１のセレクタ６に“０
“側を選択させ、即ち、アドレス変換バッファ１の出力
を第０のデータ・アレイ８のアドレスとする。 続いて、第２ステージでは、第０のデータ・アレイ８、
第１のデータ・アレイ９共にＷＥ−０として読出しサイ
クルとし、第３のセレクタ１８に“０“側を選択させ、
即ち、第Ｏのデータ・アレイ８の出力をレジスタ１９に
読出して、先行制御装置もしくは演算装置へ送るという
動作をする。 次に、ケース３の書込み要求の場合の動作について説明
する。レジスタ１２に有効なアドレスが存在してそのＬ
ＳＢ−０であり、レジスタ１３に有効なアドレスが存在
しないとする。これは、即ち、先行制御装置よりキャッ
シュ記憶に対する要求はなく、第１のバッファ１０から
出力された書込み要求が存在することを意味する。 このとき、第１ステージでは、第１のセレクタ６に“１
“側を選択させ、即ち、レジスタ１２の出力を第０のデ
ータ・アレイ８のアドレスとする。 続いて、第２ステージでは、第０のデータ・アレイ８の
ＷＥ−１、第１のデータ・アレイ９のＷＥ−０として、
第０のデータ・アレイ８を書込みサイクル、第１のデー
タ・アレイ９を読出しサイクルとし、第２のバッファ１
１に貯えられている演算結果をレジスタ１５を経由して
、第０のデータ・アレイ８に書込むという動作をする。 次に、第３図をも参照して、ケース４の読出し及び書込
み要求が同時に発生したが、そのアドレスのＬＳＢが異
なる場合の動作について説明する。 レジスタ１３のＬＳＢ−０，レジスタ１２のＬＳＢ■１
であるとする。 このとき、第１ステージでは、第１のセレクタ６に“０
”側を選択させ、即ち、アドレス変換バッファ１の出力
を第０のデータ・バッファ８のアドレスに、第２のセレ
クタ７に“１゛側を選択させ、即ち、レジスタ１２の出
力を第１のデータ・バッファ９のアドレスにする。 第２ステージで、第０のデータ・アレイ８を読出しサイ
クル、第１のデータ・アレイ９を書込みサイクルにする
ことで、先行制御装置からの読出し要求と、第１のバッ
ファ１０に貯えられている書込み要求とを同時に実行す
ることができる。 次に、第４図をも参照して、ケース５の読出しおよび書
込み要求が同時に発生し、かつそのアドレスのＬＳＢが
同一である場合の動作について説明する。レジスタ１３
のＬＳＢ−０，レジスタ１２のＬＳＢ−０であるとする
。 このときは、読出し要求を先に動作させる。その第１ス
テージで第１のセレクタ６にアドレス変換バッファ］側
を選択させ、第２ステージで第０のデータ・アレイ８、
第１のデータ・アレイ９共に読出しサイクル、第３のセ
レクタ］８に第Ｏのデータ・アレイ８側を選択させ、第
０のデータ・アレイ８の読出し動作を終える。 読出し、要求の第２ステージが動作すると同時に、第１
ステージは、待たされた書込み要求を動作させる。即ち
、第１のセレクタ６にレジスタ１２側を選択させ、第Ｏ
のデータ・アレイ８のアドレスとする。そし５て、次の
マシンサイクルで、第２ステージ、すなわち、第０のデ
ータ・アレイ８が書込みサイクルとなって、書込み要求
の動作を終了する。 第５図に第１図のキャッシュ制御回路の内部の論理回路
を示す。第５図において、ブロック内のへの記号はＡＮ
Ｄゲート、０の記号はＯＲゲート、Ｎの記号はインバー
タ、Ｆの記号はマシンクロックに同期して左側の信号の
状態を内部に取り込み、右側の信号に出力するフリップ
・フロップをそれぞれ示す。 信号２０１はレジスタ１３１ζ保持されたアドレスか有
効であって、第１のアドレス・アレイ２かヒツト、即ち
、第Ｏのデータ・アレイ８または第］のデータ・アレイ
９を読出すことを小ず仁”号である。従って、信号２０
２は第００データ・アレイ８または第１のデータ・アレ
イ０への読出し要求がないか第１のデータ・アレイ９の
読出し要求があることを示す。また、信号２０３は第０
３データ・アレイ８または第１のデータ・ア！フイＣ）
・・、の読出し要求かないか第０のデータ・アレイ８の
読出し要求かあることを示す。 信号２０４はレジスタ〕２に保持上れたアドレスか有効
であって、第２のアドレス・アレイ３かヒツト、即ち、
第０のデータ・アレイ８または第１のデータ◆アし・イ
９への書込み要求かあるご１↓２を示す信号である。従
って、信号２０５は第〔−）のデータ・アレイ８・＼の
書込み要求があること示す。 また、信号２・〕６は第１のデータ・了レイ９への書込
み要求かあること示す。 その結果、信号１０５は第０のデータ・アレイ８への書
込みを実行することを示し、第１のセレクタ６に書込み
アドレス側を選択させると共に、次のマシンサイクルで
信号１０７を“１ “、即ち、第０のデータ・アレイ８
のＷＥ−１として書込み動作を終える。 信号１０６．１０８についても同様である。 信号２０ニアは第１のデータ・アレイ９の読出し要求が
あることを示し、信号１０９で第３のセレクタ１８に第
１のデータ・アレイ９を選択させることによって、第１
のデータ・アレイ９の出力をレジスタ１つを経由して演
算装置や先行制御装置へ送る。
ュ記憶装置は、命令やオペランドの先取りを行なう先行
制御装置が出力する仮想アドレスを受取るレジスタ（Ｖ
ＡＡＲ）１３を有する。このレジスタ１３は、後述する
キャッシュ記憶の読出しアドレスを保持する読出しアド
レス回路として働く。 アドレス変換バッファ（ＴＬＢ）１はレジスタ〕３に保
持された仮想アドレスから実アドレスを索引するための
メモリである。 第１及び第２のアドレス・アレイ（ＡＡＩ及びＡＡ２）
２及び３は、このキャッシュ記憶のデータ・ブロックの
主記憶装置上でのアドレスを記憶しておくメモリである
。 第１のアドレス・アレイ２は、レジスタ１３に保持され
た仮想アドレスの一部であって、アドレス変換バッファ
１によるアドレス変換の際に影響を受けない実アドレス
部の一部で索引され実アドレスを出力する。この実アド
レスとアドレス変換バッフアコから出力された実アドレ
スとは比較器４で比較される。この比較結果は、キャッ
シュ制御回路２０に対して、このキャッシュ記憶装置に
目的とするデータ・ブロックが存在するかどうかの判定
結果を示す。 第１のバッファ１０は、先行制御装置からキャッシュ記
憶に対して書込み要求が出されたとき、仮想アドレスが
アドレス変換バッファ１によって変換された実アドレス
を貯えておくバッファである。 第１のバッファ１０の出力はレジスタ〕２に保持される
。このレジスタ１２はキャッシュ記憶の書込みアドレス
を保持する書込みアドレス回路として働く。 レジスタ１２に保持された実アドレスと第２のアドレス
・アレイ３から出力される実アドレスとは比較器５で比
較される。この比較結果は、キャッシュ制御回路２０に
対して、このキャッシュ記憶装置に目的とするデータ・
ブロックが存在するかどうかの判定結果を示す。 第２のバッファ１１は、演算装置から演算結果を受けと
って、キャッシュ記憶に書込むまでの間、データを貯え
ておくバッファである。 第Ｏ及び第１のデータ・アレイ（ＤＡＯ及びＤＡ、 １
． ） ８及び９は、アドレスの最下位ビットＬＳＢか
“０“のとき第０のデータ・アレイ８を、“］“のとき
第１のデータ争アレイ９をアクセスするように分割され
ているキャッシュ記憶である。 換言すれば、キャッシュ記憶をアクセスするアドレスが
偶数のとき第０のデータ・アレイ８を、奇数のとき第１
のデータ・アレイ９をアクセスするように分割されてい
る。 レジスタ１４及び１６は、それぞれ第０及び第１のデー
タ・アレイ１０及び１］のアドレスを保持するレジスタ
である。 レジスタ１５及び１７は、それぞれ第０及び第１のデー
タ・アレイ１０及び１１への書込みデータを保持するレ
ジスタである。 第１及び第２のセレクタ６及び７は、それぞれレジスタ
１４及び１６へ送るアドレスをアドレス変換バッファ１
の出力かレジスタ１２の出力かを切り換えて、第Ｏ及び
第１のデータ・アレイ８及び９の読出しまたは書込みの
アドレスを決めるセレクタである。 第３のセレクタ１８は、第０及び第１のデータ・アレイ
８及び９から読出したデータのどちらかを選択してレジ
スタ］９に供給するためのセレクタである。 次に、第２．３．４図を参照しながら、第１図に示され
たキャッシュ記憶装置の動作について詳しく説明する。 第２図は第１図のキャッシュ制御回路２０の動作を示す
真理値表である。 ケース１の実行待ちでは、レジスタ１３及びレジスタ１
２側に有効なアドレスが存在せず、第０及び第１のデー
タ・アレイ８及び９への読出し、書込みの要求が何もな
いことを示している。このとき、第１及び第２のセレク
タ６及び７は、アドレス変換バッファ１側でもレジスタ
１２側でもどちらを選んでもよい。このような“０”ま
たは“１゛のどちらでもよい状態を×°で表している。 第１ステージとは、レジスタ１３または１２からレジス
タ１４．１６までの１マシンサイクルで動作する部分を
指す。同様に、第２ステージとは、レジスタ１４．１６
からレジスタ１９までの１マシンサイクルで動作する部
分をいう。 ケース１の実行待ちの動作の第２ステージでは、書込み
許可信号ＷＥがＷＥ−０であり、第０または第１のデー
タ・アレイ８または９は読出しサイクルとなる。また、
第３のセレクタ２０は不定−×である。 次に、ケース２の読出し要求の場合の動作について説明
する。レジスタ１３に有効なアドレスが存在してそのＬ
ＳＢ−０であるとする。これは、即ち、先行制御装置よ
りキャッシュ記憶に対して読出し要求があり、その必要
なデータが第０のデータ・アレイ８に存在することを意
味している。 また、このとき、レジスタ１２には有効なアドレスがな
い、すなわち、キャッシュ記憶に対する書込み要求がな
いことを示している。 このとき、第１ステージでは、第１のセレクタ６に“０
“側を選択させ、即ち、アドレス変換バッファ１の出力
を第０のデータ・アレイ８のアドレスとする。 続いて、第２ステージでは、第０のデータ・アレイ８、
第１のデータ・アレイ９共にＷＥ−０として読出しサイ
クルとし、第３のセレクタ１８に“０“側を選択させ、
即ち、第Ｏのデータ・アレイ８の出力をレジスタ１９に
読出して、先行制御装置もしくは演算装置へ送るという
動作をする。 次に、ケース３の書込み要求の場合の動作について説明
する。レジスタ１２に有効なアドレスが存在してそのＬ
ＳＢ−０であり、レジスタ１３に有効なアドレスが存在
しないとする。これは、即ち、先行制御装置よりキャッ
シュ記憶に対する要求はなく、第１のバッファ１０から
出力された書込み要求が存在することを意味する。 このとき、第１ステージでは、第１のセレクタ６に“１
“側を選択させ、即ち、レジスタ１２の出力を第０のデ
ータ・アレイ８のアドレスとする。 続いて、第２ステージでは、第０のデータ・アレイ８の
ＷＥ−１、第１のデータ・アレイ９のＷＥ−０として、
第０のデータ・アレイ８を書込みサイクル、第１のデー
タ・アレイ９を読出しサイクルとし、第２のバッファ１
１に貯えられている演算結果をレジスタ１５を経由して
、第０のデータ・アレイ８に書込むという動作をする。 次に、第３図をも参照して、ケース４の読出し及び書込
み要求が同時に発生したが、そのアドレスのＬＳＢが異
なる場合の動作について説明する。 レジスタ１３のＬＳＢ−０，レジスタ１２のＬＳＢ■１
であるとする。 このとき、第１ステージでは、第１のセレクタ６に“０
”側を選択させ、即ち、アドレス変換バッファ１の出力
を第０のデータ・バッファ８のアドレスに、第２のセレ
クタ７に“１゛側を選択させ、即ち、レジスタ１２の出
力を第１のデータ・バッファ９のアドレスにする。 第２ステージで、第０のデータ・アレイ８を読出しサイ
クル、第１のデータ・アレイ９を書込みサイクルにする
ことで、先行制御装置からの読出し要求と、第１のバッ
ファ１０に貯えられている書込み要求とを同時に実行す
ることができる。 次に、第４図をも参照して、ケース５の読出しおよび書
込み要求が同時に発生し、かつそのアドレスのＬＳＢが
同一である場合の動作について説明する。レジスタ１３
のＬＳＢ−０，レジスタ１２のＬＳＢ−０であるとする
。 このときは、読出し要求を先に動作させる。その第１ス
テージで第１のセレクタ６にアドレス変換バッファ］側
を選択させ、第２ステージで第０のデータ・アレイ８、
第１のデータ・アレイ９共に読出しサイクル、第３のセ
レクタ］８に第Ｏのデータ・アレイ８側を選択させ、第
０のデータ・アレイ８の読出し動作を終える。 読出し、要求の第２ステージが動作すると同時に、第１
ステージは、待たされた書込み要求を動作させる。即ち
、第１のセレクタ６にレジスタ１２側を選択させ、第Ｏ
のデータ・アレイ８のアドレスとする。そし５て、次の
マシンサイクルで、第２ステージ、すなわち、第０のデ
ータ・アレイ８が書込みサイクルとなって、書込み要求
の動作を終了する。 第５図に第１図のキャッシュ制御回路の内部の論理回路
を示す。第５図において、ブロック内のへの記号はＡＮ
Ｄゲート、０の記号はＯＲゲート、Ｎの記号はインバー
タ、Ｆの記号はマシンクロックに同期して左側の信号の
状態を内部に取り込み、右側の信号に出力するフリップ
・フロップをそれぞれ示す。 信号２０１はレジスタ１３１ζ保持されたアドレスか有
効であって、第１のアドレス・アレイ２かヒツト、即ち
、第Ｏのデータ・アレイ８または第］のデータ・アレイ
９を読出すことを小ず仁”号である。従って、信号２０
２は第００データ・アレイ８または第１のデータ・アレ
イ０への読出し要求がないか第１のデータ・アレイ９の
読出し要求があることを示す。また、信号２０３は第０
３データ・アレイ８または第１のデータ・ア！フイＣ）
・・、の読出し要求かないか第０のデータ・アレイ８の
読出し要求かあることを示す。 信号２０４はレジスタ〕２に保持上れたアドレスか有効
であって、第２のアドレス・アレイ３かヒツト、即ち、
第０のデータ・アレイ８または第１のデータ◆アし・イ
９への書込み要求かあるご１↓２を示す信号である。従
って、信号２０５は第〔−）のデータ・アレイ８・＼の
書込み要求があること示す。 また、信号２・〕６は第１のデータ・了レイ９への書込
み要求かあること示す。 その結果、信号１０５は第０のデータ・アレイ８への書
込みを実行することを示し、第１のセレクタ６に書込み
アドレス側を選択させると共に、次のマシンサイクルで
信号１０７を“１ “、即ち、第０のデータ・アレイ８
のＷＥ−１として書込み動作を終える。 信号１０６．１０８についても同様である。 信号２０ニアは第１のデータ・アレイ９の読出し要求が
あることを示し、信号１０９で第３のセレクタ１８に第
１のデータ・アレイ９を選択させることによって、第１
のデータ・アレイ９の出力をレジスタ１つを経由して演
算装置や先行制御装置へ送る。
以上説明したように、本発明はキャッシュ記憶のアドレ
ス・アレイを２紹持って、読出しおよび書込み時の参照
を同時にできるようにし、かつ、データ・アレイをその
アドレスで複数に分けて各々独立して読出し、または書
込みサイクルが動作できるようにすることによって、キ
ャッシュ記憶への読出しまたは書込みの動作が分割され
たデータ・アレイか異なれば、同時に実行できるという
効果がある。
ス・アレイを２紹持って、読出しおよび書込み時の参照
を同時にできるようにし、かつ、データ・アレイをその
アドレスで複数に分けて各々独立して読出し、または書
込みサイクルが動作できるようにすることによって、キ
ャッシュ記憶への読出しまたは書込みの動作が分割され
たデータ・アレイか異なれば、同時に実行できるという
効果がある。
第１図は本発明の一実施例によるキャッシュ記憶装置を
示すブロック図、第２図は第１図のキャッシュ制御回路
の動作を示す真理値表、第３ズは第２図のケース４の読
出しおよび書込み要求のアドレスが競合１．なか−）だ
場合の動作を示すタイ、′・チャート、第４図は第２図
のケース５の読出しおよび書込み要求のアドレスが競合
した場合の動作を示すタイムチャート、第５図は第１図
のキャッシュ制御回路の詳細を示す回路図である。 １・・・アドレス変換バッファ（ＴＬＢ） 、２・第１
のアドレス争アレイ（ＡＡＩ） 、３・第２のアドレス
争アレイ（ＡＡ２） 、４．５・比較器、６７・・セレ
クタ、８・・第０のデータ・アレイ（１）７＼Ｏ）、９
・・・第１のデータ・アレイ（ＤＡｌ、、：１．１０・
・・第１のバッファ、〕１・第２ （”）バ、７ア、】
２〜１７・・・レジスタ、１８・・・セレクタ、１９・
・・レジスタ、２０・・・キャッシュ制御回路。 演算表置へ 矢行制御罠Ｉへ 第３図
示すブロック図、第２図は第１図のキャッシュ制御回路
の動作を示す真理値表、第３ズは第２図のケース４の読
出しおよび書込み要求のアドレスが競合１．なか−）だ
場合の動作を示すタイ、′・チャート、第４図は第２図
のケース５の読出しおよび書込み要求のアドレスが競合
した場合の動作を示すタイムチャート、第５図は第１図
のキャッシュ制御回路の詳細を示す回路図である。 １・・・アドレス変換バッファ（ＴＬＢ） 、２・第１
のアドレス争アレイ（ＡＡＩ） 、３・第２のアドレス
争アレイ（ＡＡ２） 、４．５・比較器、６７・・セレ
クタ、８・・第０のデータ・アレイ（１）７＼Ｏ）、９
・・・第１のデータ・アレイ（ＤＡｌ、、：１．１０・
・・第１のバッファ、〕１・第２ （”）バ、７ア、】
２〜１７・・・レジスタ、１８・・・セレクタ、１９・
・・レジスタ、２０・・・キャッシュ制御回路。 演算表置へ 矢行制御罠Ｉへ 第３図
Claims (1)
- 【特許請求の範囲】 １、主記憶装置に記憶されたデータを一時的に貯えるキ
ャッシュ記憶を有するキャッシュ記憶装置において、 前記キャッシュ記憶は、一度に読出すかまたは書込むデ
ータ幅もしくは該データ幅の複数倍のデータ幅で分割さ
れ、その各々がアドレスレジスタを有するデータ・アレ
イから成り、 前記キャッシュ記憶の読出しアドレスを保持する読出し
アドレス回路と、 前記キャッシュ記憶の書込みアドレスを保持する書込み
アドレス回路と、 前記キャッシュ記憶内に登録されているデータのアドレ
スを記憶し、前記読出しアドレスが供給され、該読出し
アドレスの目的とするデータ・ブロックが登録されてい
れば、前記キャッシュ記憶内でのアドレスを出力する第
１のアドレス・アレイと、 該第１のアドレス・アレイの写しであって、前記書込み
アドレスが供給され、該書込みアドレスの目的とするデ
ータ・ブロックが登録されていれば、前記キャッシュ記
憶内でのアドレスを出力する第２のアドレス・アレイと
、 前記読出しアドレスと前記書込みアドレスとを比較する
ことによって、読出し行ないたい分割されたデータ・ア
レイと書込みを行ないたい分割されたデータ・アレイと
が同一が否かを判定する判定手段と、 該判定手段による判定結果に基づいて前記データ・アレ
イに対する読出しと書込みの動作を制御するキャッシュ
制御手段と を備えることを特徴とするキャッシュ記憶装置。 ２、前記キャッシュ制御手段は、前記判定手段による判
定結果が否であれば、前記読出しアドレスを前記第１の
アドレス・アレイおよび前記読出しアドレスに対応した
分割されたデータ・アレイに供給すると共に、前記書込
みアドレスを前記第２のアドレス・アレイ及び前記書込
みアドレスに対応した分割されたデータ・アレイに供給
して、異なる分割されたデータ・アレイ間で当時に読出
しと書込みの動作を指示し、前記判定手段による判定結
果が同一であれば、読出しを優先させる動作を指示する
請求項１記載のキャッシュ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318009A JPH04199243A (ja) | 1990-11-26 | 1990-11-26 | キャッシュ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318009A JPH04199243A (ja) | 1990-11-26 | 1990-11-26 | キャッシュ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199243A true JPH04199243A (ja) | 1992-07-20 |
Family
ID=18094472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318009A Pending JPH04199243A (ja) | 1990-11-26 | 1990-11-26 | キャッシュ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199243A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694567A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Busy control system for buffer memory |
| JPS59213084A (ja) * | 1983-05-16 | 1984-12-01 | Fujitsu Ltd | バッファ記憶装置のアクセス制御方式 |
| JPH04130940A (ja) * | 1990-09-21 | 1992-05-01 | Nec Corp | キャッシュ記憶装置 |
| JPH04145552A (ja) * | 1990-10-05 | 1992-05-19 | Nec Corp | キャッシュ記憶装置 |
-
1990
- 1990-11-26 JP JP2318009A patent/JPH04199243A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694567A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Busy control system for buffer memory |
| JPS59213084A (ja) * | 1983-05-16 | 1984-12-01 | Fujitsu Ltd | バッファ記憶装置のアクセス制御方式 |
| JPH04130940A (ja) * | 1990-09-21 | 1992-05-01 | Nec Corp | キャッシュ記憶装置 |
| JPH04145552A (ja) * | 1990-10-05 | 1992-05-19 | Nec Corp | キャッシュ記憶装置 |
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