JPH0325819B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、カツシエ／記憶管理装置を含む中央
サブシステムと、中央制御プロセサと、商業計算
プロセサと、科学計算プロセサと、異なるデータ
転送機能およびデータ経路巾を有する複数個の記
憶モジユール間に情報を転送するための装置に関
する。

データ処理産業内においては、コンピユータ・
システムの性能を増進させながらシステムコスト
を減少させるための努力が続けられて来た。デー
タ処理システムの性能を増進する試みにおいて考
えられる多数の内、２つの非常に重要な事柄は、
システム内に用いられるプロセサとシステムの記
憶モジユール間のデータ転送速度と、異なるタイ
プの記憶モジユールとインターフエースするプロ
セサの柔軟性である。

多くの従来技術の記憶モジユールにおいては、
モジユールと１つのプロセサ間のデータの転送
は、１つの記憶要求に応答して１つのデータ・ワ
ードに限定される。１つのデータ・ワードのサイ
ズの増大における特定のコストがあるため、１つ
のデータ・ワードに含まれて記憶モジユールによ
つて並行的に転送され得るビツト数に関しては実
際に上限がある。

従来技術の第２のタイプの記憶モジユールは１
つのデータ・ワードを並行的に転送するだけの制
約がある許りでなく、１つの記憶要求に応答して
生じる連続的なバス・サイクルにより２つのデー
タ・ワードを転送するための能力を提供する。こ
のため、第２のデータ・ワードが第２の半秒のバ
ス・サイクルにおいて自動的に送出されるため、
第２のデータ・ワードを得る際の管理費の殆んど
が回避されるため、データ処理システム全体の効
率が向上する。

完成したコンピユータ・システムの構成ブロツ
クとしての最近の集積回路の使用により、システ
ムの物理的寸法は著しく縮小され、従つてシステ
ムの構成素子を連結するバスおよびケーブルの長
さは非常に短縮された。このため、全体コストを
増加することなくバスおよびケーブルに沿つて並
列に送られる情報のビツト数を増加することがで
きた。このように、ある更に近代的なコンピユー
タ・システムにおいては、記憶モジユールがモジ
ユールとシステムのプロセツサ間に２つのデー
タ・ワードを並列に送ることが可能である。

しかし、これ等の異なるタイプの記憶モジユー
ルが１つのコンピユータ・システム内に収められ
る時にジレンマが生じる。システムの効率を最大
にするためには、記憶モジユールのどれもが等し
い機能で情報を記憶することが可能なことが必要
である。しかし、記憶モジユールは異なる巾の転
送および異なる転送モードが可能であるため、記
憶要求に応答しつつあるモジユールのタイプを知
ることなくシステムのメモリーのどこかに記憶さ
れた情報をプロセサが要求する時に問題が生じ
る。中央プロセサを最も効率の劣る記憶モジユー
ルにより指示される情報転送の制約条件に限定す
ることは最も好ましくないが、同時にこのプロセ
サは記憶要求がそのまま満たされることが保証さ
れねばならない。

従つて、本発明の目的は、データ処理システム
内のデータ転送速度を増加すると同時に、異なる
タイプのデータ転送を行なうシステムの柔軟性を
増すことにある。

本発明の別の目的は、プロセサが応答する記憶
モジユールのタイプを予め知ることを必要とせず
に全ての記憶要求を満たすように、プロセサを異
なるタイプの記憶モジユールとインターフエース
するためのカツシエ／記憶管理装置の提供にあ
る。

本発明の他の目的は、異なるタイプの記憶モジ
ユールと多重処理装置間の情報の転送のための改
良されたデータ・バス構成の提供にある。

本発明の他は目的は、多重データ・ワードの並
列の転送を含むプロセサの要求が、アドレス指定
された記憶モジユールが１つ以上のデータ・ワー
ドを並列に転送することが可能であるかどうかに
は無関係にそのまま実施されるように、複数個の
データ・プロセサと異なるタイプの記憶モジユー
ルをインターフエースするためのメガバス・アダ
プタの提供にある。

本発明の更に他の目的は、１つのデータ・ワー
ドしか並列に転送しないか、並列では１つのデー
タしか転送しないが１つの記憶要求に応答して２
つの連続するワードを転送するか、あるいは２つ
のデータ・ワードを並列的に転送する記憶モジユ
ールと通信するためのメガバスアダプタの提供に
ある。

本発明のこの外の目的および長所については、
一部は以下の説明に記され、又一部はこの説明か
ら明らかになるか本発明の実施から見出されよ
う。

本発明の目的および長所は、頭書の特許請求の
範囲において特に記載される構成および組合せに
より明らかになるであろう。

本文において具体的に広義に説明される如く本
発明に従つて前記目的を達成するためには、デー
タ処理システムは、(1)第１のビツト巾の第１のデ
ータ経路を含む第１の記憶モジユールを含み、こ
の第１の記憶モジユールは複数のアドレス指定可
能な記憶場所にデータを記憶し、データ転送に対
する要求に応答して第１のデータ経路に沿つてデ
ータ転送を行ない、データ転送の性能を表示する
応答指標を生成し、(2)前記第１のビツト巾よりも
大きな第２のビツト巾の第２のデータ経路を含む
第２の記憶モジユールを含み、この第２の記憶モ
ジユールは複数のアドレス指定可能な記憶場所に
データを記憶し、データ転送に対する要求に応答
して第２のデータ経路を経るデータ転送を行な
い、データ転送の性能を表示する応答指標を生成
する記憶モジユール・サブシステムと、(1)記憶モ
ジユール・サブシステムと中央サブシステム間の
第２のビツト巾のデータ転送の要求を開始するサ
ブシステム処理装置と、(2)前記データ転送要求
と、要求されたデータ転送をサブシステム処理装
置と記憶モジユール・サブシステム間に行なう装
置と、(3)第１および第２の記憶モジユールにより
生成され転送された応答指標を受取り、あるデー
タ転送要求が第１の記憶モジユール装置により行
なわれたことを受取つた応答指標が表示する時第
１の記憶モジユールとサブシステム処理装置との
間のデータ転送の別の要求と、前記第２のビツト
巾と等しいデータ・ビツトの第１の記憶モジユー
ルとサブシステム処理装置間の循環的転送を可能
にするデータ転送の別の要求を開始する装置とを
含む中央サブシステムとからなる。

本発明の装置が構成される態様およびその作動
モードは添付図面と共に以下の詳細な説明を照合
すれば最もよく理解できるであろう。

１ システムの概要 第１図は、これから説明するCPUが内蔵さ
れるシステムの構成を示す全体ブロツク図であ
る。このようなシステムは、中央処理装置
（CPU）１００と、科学計算命令プロセサ
（SIP）１０１および商業計算命令プロセサ
（CIP）１０２を含む任意のプロセサとを含む。
これ等の任意のプロセサは特殊な用途のための
基本処理装置１００の範囲を拡張するため使用
できる。このシステムは又、カツシエ／MMU
（カツシエ・メモリー／記憶管理装置）１０３
と、電気的バス１０５と、記憶モジユール（主
記憶装置）１０６と、入出力（Ｉ／Ｏ）装置１
０８と結合された入出力（Ｉ／Ｏ）コントロー
ラ１０７と、多重回線通路コントローラ即ちプ
ロセサ（MLCP）１０９とを含む。本システ
ムは又、前記システムの全体又は一部を含む第
２の中央サブシステム１１０が存在する多重プ
ロセサ構成を有する。

中央サブシステム・プロセサは相互に局部バ
ス９によつて接続され、これ等のプロセサはカ
ツシエ／MMU装置１０３によつてシステムの
残部と接続される。中央サブシステムにおける
カツシエ／MMU装置の機能は、前記プロセサ
によつてその時使用されつつある主記憶装置１
０６の部分に対するバツフア記憶装置および主
記憶装置のアドレスの変換を行なうことであ
る。局部バス９の機能は、３つのプロセサとカ
ツシエ／MMU装置間の相互連絡の提供であ
る。多数のインターフエースに構成される１つ
の物理的な局部バス９が存在する。第１図に示
す如く、CPU１００と他の２つのプロセサ間
にには専用のインターフエースがある。各プロ
セサからカツシエ／MMUに至る専用インター
フエースもある。この局部バスは、時分割イン
ターフエース即ち公共設備のインターフエース
であり、これは即ち３つの全てのプロセサとカ
ツシエ／MMU装置により共用される。更に、
カツシエ／MMU装置１０３はシステム・バス
１０５を介してシステムの残部、主としてコン
トローラ１０７を介してメモリー１０６とＩ／
Ｏ装置１０８に対するインターフエースを提供
する。

次に、第２図のCPUのブロツク図について
論述する。特に種々の電気的バスと、機能的装
置と、それ等の相互関係について論述する。
CPUの主な素子は点線内に示される。第１の
このような素子は局部バス・インターフエース
１０であり、これはデータ・バツフア、ラウン
ドロビン手順記憶バツフア３６、およびソー
ス・バス３３と結合された種々の手順／デー
タ・ワードおよびアドレス・マルタプレクサ
（MUX）、ならびに以下の論述する他の諸装置
を含む。第１の素子１０はシステム・バス１０
５からデータを受取る目的に使用される。

第２の素子１６は算術演算素子で、DRAM
１１とBRAM１２と呼ばれる２組のレジスタ
列（RAM）と、RAM又はRAM１１と１２が
接続するＲバス１３を含むいくつかの素子を含
んでいる。これは又、入力即ちBRAMならび
に他の諸素子が接続する内部バス（Ｉバス）１
４も含む。第２の要素は又、DALU１５、即
ちDRAM１１の駆動のため結合される演算論
理装置を含む。

CPUの第３の素子２２は、外部バス１７と
書込みバス８４、これ等を結合するシフター１
９−１と１９−２と、これ等を駆動するセレク
タを含む。これ等のセレクタは、DALU／Ｒ
バス・セレクタ２０とＹレジスタ／Ｐレジスタ
（MP）セレクタ２１を含む。

第４の主要素子２７はCPUのアドレス・セ
クシヨンで、手順アドレス・レジスタ（Ｐ）２
３とデータ・アドレス・レジスタ（Ｙ）２４を
含む。これも又アドレス・マルチプレクサ２５
と先取りアドレスレジスタ２６とを含む。又素
子２７に含まれるのは書込みデータ・レジスタ
（Ｗ）２８と書込みデータ・セレクタ（WS）
２９である。CPUのこの部分はデータを局部
バス９に送るために使用される。

装置３０はCPUのテスト・ロジツクで、こ
れは第７図に示す如く１組の８対１のマルチプ
レクサを含み、このマルチプレクサは更に第２
の組の少くとも２つの８対１のマルチプレクサ
を駆動して「TEST TRUE」又は「TEST
FALSE」と呼ばれる１つの２進信号を生じ、
これは更にフオームウエアにおける分岐動作の
制御のため使用される。信号TEST TRUEお
よびTEST FALSEは第５図に示される如く制
御ストア・バンク８０と８１に含まれる
PROMと接続される。

次のアドレス生成装置４４（第２図）はＦレ
ジスタ３８とＦバス３７と結合される。次のア
ドレス生成装置は、主としてCPU内で使用す
るフオームウエア・アドレスの生成と関連す
る。

局部バスのデータ入力域である素子１０の機
能は、カツシエ／MMU１０３又は局部バス９
上の他の装置から戻るデータを受取り、もしブ
ートストラツプ手順実行が要求されるならばデ
ータをブートストラツプPROM４１から選択
してこのデータを適当なデータ・バツフアに指
向させることである。もし例えば命令取出しが
要求されるならば、データは機能レジスタに置
かれる。特に、基本データ・バツフア３１は局
部バス９から16又は32ビツトのデータ・ワード
を受取る。このデータ・バツフア３１の出力は
Ｌバス３２と接続される。Ｌバスは、１対のセ
レクタDA３４とDW３５の使用によりソー
ス・バス３３を駆動すると共に、４ワードの手
順バツフア３６を駆動するために使用される。
非手順データは、Ｌバス３２からのデータ・セ
レクタから駆動されるソース・バス３３を介し
てCPUに入る。

手順データは、手順バツフア３６から入る別
の組のセレクタPA３９とPW４０によつて
CPUに入る。手順バツフアは実行すべき手順
の次の２つ又は３つのワードを含む応答性を有
し、その結果これ等ワードが要求される時これ
等の取出しに時間を消費する必要がない。これ
はCPUにより空にされると、カツシエ／MMU
１０３から局部バス９を介して自動的に再ロー
ドされる。

Ｆバス３７は、Ｆレジスタ３８に対する情報
即ちFOP、FM、FNおよびLINKとして表示
される４つの領域をゲートするため使用される
特殊なバスである。ＦレジスタはCPUの基本
命令レジスタである。Ｆバス３７の機能はＦレ
ジスタ３８からデータを取出してデータを種々
のソースからＦレジスタに与えることである。
素子AS′４２からＦレジスタ３８のLINK又は
FN域のいずれかに定数又はデータをロードす
ることを許容するマルチプレクサ４３も存在す
る。

データ入力域である素子１０においては、も
しブートストラツプ・モードで操作中であれば
メモリーからの命令の代りに別の命令を与える
ために使用することができる１組のブートスト
ラツプPROM４１が存在する。

記憶場所Ａ、Ｂ、Ｃ、Ｄを有する記憶装置
（手順ストア）３６はラウンド・ロビン形４ワ
ード手順ストアである。２ワードの手順に対す
る余地を有する。即ち少くとも半分が空である
時は常に、この装置はカツシエ／MMUから局
部バス９を介して手順のメモリー読出しを自動
的に開始する。戻りデータは、このラウンドロ
ビン形ストアにおいて使用できる次の２つの記
憶場所へ戻される。CPUがその処理用素子の
内部で使用するためソース・バス３３に対して
送出するか、あるいは命令の一部である故にＦ
レジスタ３８に送出することにより手順を使用
する時、ラウンド・ロビン・ストアにおけるカ
ーソルを有効に表示する２つのポインタ３６−
１と３６−２が装置３６に含まれるカウンタの
使用により使用できる次の場所に進み、この装
置は順次自らの出力に対する４つの記憶場所を
使用可能状態にする。左側のカーソル即ちポイ
ンタ３６−２は取出すべき次のワードの手順を
表示し、右側のカーソル３６−１はこれに続く
ワードを表わす。屡々手順の１ワードを使い切
り、この場合には左側のカーソルにより表示さ
れるワードがPWマルチプレクサ４０を通る情
報を生成するため使用されることになる。時と
して（大きなアドレス形態（LAF）アドレス
を引出す時など）２ワードの手順に対する要求
がある。この場合は、左側および右側の両方の
カーソルにより示されるワードは手順セレクタ
のPAマルチプレクサ３９において組合わされ
る。これについては上記ロジツクについて説明
する時更に詳細に説明する。

このように、素子１０はデータ・セレクタ３
４と３５を介し、あるいは手順セレクタ３９と
４０を介してデータをソース・バス３３を介し
てCPUに持込むか、あるいは手順バツフア
（ラウンド・ロビン手順ストア）３６およびＦ
バス３７を介して命令(F)レジスタ３８に直接デ
ータを送ることに関与する区域である。装置
（F′）７６は、補助アドレス情報即ちシラブル
からの選択されたビツトを保持するため使用さ
れる。アドレス・シラブルは実際に16ビツトの
データ記述子の一部である。この記述子におけ
るあるビツトは以降の分析操作のため保持され
ねばならない。CIP記述子におけるオペランド
サイズ・ビツトと、Ｋレジスタの記述子におけ
るオペランド・サイズおよび符号付きビツトと
符号付きでないビツトの対比が保持されねばな
らない。これ等は５ビツトのF′レジスタ７６に
保持される。

第２の素子１６は、演算論理装置（DALU）
１５と、BRAM１２と、DRAM１１とを含
み、プログラマ・ビジブルなレジスタの全てに
加えて多数のプログラマ・ビジブルでない作業
レジスタを含む。これ等のデータ記憶素子は下
記の如く構成される。即ち、RAM１３を駆動
可能な２つのソースの一方であるDRAM１１
は、各々が24ビツト巾を有する３２の記憶場所
を含む。これの場所は、謂ゆるＤレジスタと、
32ビツトの長さの謂ゆるＫレジスタの２つの半
部（ＫおよびＬ）と、多数の内部ポインタと、
７つの謂ゆるＭレジスタの保持に使用される。
各々が24ビツト巾の16ワードを含むBRAM１
２は、７つの基底レジスタの他に種々のタイプ
の多数のプログラマ・ビジブルおよびプログラ
マ・ビジブルでないポインタを含む。

第３図は、RAMとバスとDALU１５間の関
係を更に詳細に示している。DRAM１１と
BRAM１２はそれぞれRAMバス１３に対する
ソースであり得る。BRAM１２は実際には２
重構造であり、即ちCUにおいては２つの並列
のBRAM６０と６１がある。BRAMの２つの
素子は同様にロードされる。Ｒバスを駆動する
（即ちデータをＲバスに転送する）１つのこの
ような素子は素子６０であり、Ｉバス１４を駆
動する他の素子はBRAM素子６１である。２
つの同じBRAMの重要な特質なシステムの速
度が増大されることである。

ＲバスはBRAM６０又はDRAM１１のいず
れかによつて駆動できる。以下で明らかになる
ように、他のソースも又Ｉバス１４を駆動す
る。DALU１５はその入力としてＩバスとＲ
バスを使用し、DALUの出力はDRAMに対し
て再循環でき、および（又は）CPUのどこか
他で使用される。

素子１６は重要な２つのバスを含む。謂ゆる
入力即ち入力バス(I)１４はプロセサ内の最初の
入力の主なソースであり、即ちバライバ５４を
介するＱレジスタ５０の出力およびBRAM１
２の出力の場合と同様にメモリーからのデータ
がこのバスに入る。第２のバス、即ち謂ゆるＲ
即ちRAMバスは、２つの異なるRAM及び
BRAMとDRAMの出力が結合され点である。
これ等２つのバスの出力はDALU１５に対す
る入力であつて、このDALUはシステムにお
いてこれ以上の処理のためDRAM１１へ戻す
ことができあるいは外部のバス１７に送出でき
るデータを生成する。

内部バスとRAMバスは相方共、その入出力
がバス上に信号を結合するため一緒にタイされ
るゲートである謂ゆる「バツトラツチ
batlatch、BL）」と呼ばれるハードウエア素子
を使用する。このバツトラツチは、タイミング
と順序付けの理由のため駆動ソースがバスから
切離されることを要求された後、この信号の制
御を引継ぐためのものである。この状態が生じ
ると、バツトラツチは次に、このバツトラツチ
がOFFに切換えられその時バス信号がリラツ
クスする（零ボルトの如き予め定めたレベルに
なる）ことができる迄、駆動ソースが存在した
時と同じレベルに前記信号を保持する。

RAMバス１３は制御パネル９０と中央処理
装置（CPU）間のデータ転送のためのインタ
ーフエースであり、これに対して16本の両方向
の信号回線を介して接続される。記憶データ
は、データ・ラツチ（DL）５１と呼ばれる１
組のドライバを介して内側バス１４と接続す
る。このデータ・ラツチは、SE即ち符号拡張
ラツチ５２と呼ばれる第２の一連のラツチと並
列関係にある。これ等のSEラツチは、24ビツ
トのバスに対し僅かに16ビツト量しか提供しな
い時、データを符号拡張又は零拡張するため使
用される。同様に、SEロジツク５２は、その
時の命令の７又は８ビツトをとるため使用さ
れ、これをこの命令ワードの右側の部分からそ
の変位およびオペランドをそれぞれ得る分岐お
よび数値命令により使用するため24ビツトに符
号拡張するため使用される。

又、選択／変更ロジツク５３と呼ばれる
BRAM１２およばDRAM１１ロジツクとも関
連があり、このロジツクは命令の種々のフイー
ルドを用いてブロツク内の個々のレジスタの選
択を制御する８つのレジスタのブロツク内で
DRAMおよびBRAMがアドレス指定されるこ
とを可能にする。

定数生成装置（KON）７０も又素子１６即
ち基本ALU区域に含まれ、内部バス１４に対
する別のソース即ち制御記憶ワードのBIおよ
びＫフイールドからの入力に基いて、フアーム
ウエアの制御下にある算術演算装置により使用
するため内部バスに対して24ビツトの定数を生
成するため使用できるソースである。

このように、素子１６はCPUにおける基本
的算術演算区域であり、即ち、この素子はオペ
ランド操作と関連し、即ちデータRAM１１に
挿入するためのオペランドか、あるいは、
BRAM１２へ戻されるべく、あるいは局部バ
ス９に出力するため種々のアドレスおよびデー
タ・レジスタへ送るべく、外部バスに対して送
られるべきものとされるオペランドの生成と関
連している。

素子２２は、外部バス１７および書込みバス
８４と呼ばれるCPUのセクシヨンと主として
関連する。外部バスは、種々のデータ経路、即
ちＹレジスタ２４、Ｐレジスタ２３、DALU
１５の出力およびRAMバス１３が集められる
バスである。書込みバス８４は、BRAM１２
と、書込みデータ・レジスタと、主としてアド
レス操作に対して応答するALUであるBALU
５５に対しオペランドを転送するため使用され
るバスである。

外部バス１７と書込みバス８４との間には、
外部バス１７のオペランドに関していずれかの
方向の１、２又は４ビツトのシフトを可能にす
る１組で24個の多重化シフター１９がある。更
に、オペランドをＱレジスタ５０にロードする
ため使用される１組で16個の多重化シフター５
６もある。

外部バスに対しソース化される４つの異なる
タイプのオペランドの内の２つはDALU１５
およびRAMバス１３に始まり、外部バス１７
に接続された２対１マルチプレクサ２０を経由
するように選択される。外部バス１７に対する
他の２つのソースは、データ・アドレス・レジ
スタであるＹレジスタ２４と、手順アドレス
（Ｐ）レジスタ２３である。これ等３つの装置
の出力は、２対１ヤルチプレクサ（Ｙ／Ｐセレ
クタ）２１を介して接続され、外部バス１７に
ソース化される。又外部バス１７と接続される
のは、中央処理サブシステムに対する標識レジ
スタであるＩレジスタ５７である。外部バス１
７の内容は、更にCPUにおいて処理するため
書込みバス８４に対して直接転送もしくはシフ
トすることができる。これ等の内容は又、Ｑレ
ジスタが２倍精度シフト操作に対して使用でき
るようにＱレジスタに直接ロードすることがで
きる。

CPU内で生じる全てのシフト動作は、外部
バス１７と書込みバス８４間のオペランドの操
作によつて生じる。24個のシフター１９を用い
て、制御ストア・ワードの制御下でＯバス１７
とＷバス８４における24ビツトのオペランドの
サイズを左又は右へシフトする。これ等は１又
は２又は４位置だけシフトし、オペランドを直
線的にあるいは交換されたオペランドの２つの
右側のバイトを用いて転送する。これ等のシフ
ターの操作は、制御ストア・ワードにおける特
殊なフイールドによつて制御される。CPUの
このセクシヨンは、24ビツトのオペランドのシ
フトのため使用される。32ビツトの（２倍レジ
スタ）のオペランドがシフトされる時、右側の
オペランドが外側のバス１７を介してＱレジス
タ５０にロードされ、この時Ｗバス・シフター
１９のみならず16個のＱレジスタ・シフター５
６も又操作されるシフトが実施される。これに
よりＱレジスタの内容は、Ｗバスス８４にシフ
トされつつある24ビツトのオペランドの右側端
における16ビツトの拡張として取扱われ、これ
等２つのシフターの端部は一緒に結合されてこ
れにより40ビツトのシフトを惹起する。このよ
うな２倍レジスタのシフトにおいては、問題の
オペランドは、Ｑレジスタ５０に戻される16ビ
ツトと外部バス１７の右側の２つのバイトに送
られる16ビツトであり、Ｗバス８４のデータの
左側の８つのビツトへ通常放棄される。

素子７５は、ある条件下にドライバ９３を経
てＷバスに対し放出するためのCPUにおける
状況ビツトの収集を表わす。Ｗバスは２つのソ
ースを有し、その主な一つは外部バス１７から
のシフター１９である。このシフター１９はバ
ス８８に対する入力として使用禁止でき、その
代り素子７５にある状況ビツト（Ｓ／Ｚ）はフ
アームウエアによる以降の分析操作のため書込
みバス８４に書くことができる。

これ迄説明しなかつたＱレジスタ５０と関連
するハードウエアの一装置は、XBレジスタ５
８とこれに接続されたデコーダ５９である。こ
のXBレジスタ５８は、サブ・ワード・オペラ
ンドに対し右寄せされこれ等がアドレスにおけ
る単一ワード・ビツトの右側に移動するため脱
落することになる指標のこれ等ビツトを捕捉す
る指標シフト動作の間使用される。これ等は
LBレジスタ５８において、半ワード・シフト
に対しては１ビツト、桁シフトに対しては２ビ
ツト、ビツト・サイズのオペランドのシフトに
対しては４ビツト宛捕捉される。XBレジスタ
の内容は、桁オペランドに対する商業計算命令
プロセサに対して送られるパラメータを生成す
る時半ワードのオペランドを処理中左対右の半
部選択を直接制御し、ビツト・オペランドにつ
いて演算する時デコーダ５９と関連して15の２
進数零と１つの２進数１のマスクを生じるため
後で使用される。即ち、１つのビツト・オペラ
ンドに対しては１つのワードが読出され、１つ
のマスクを用いてこのワードにおいて選択され
たビツトをセツト又はクリアするため１つのマ
スクが使用され、次にこのモードはメモリーに
対して再び書込まれる。このマスクはデコーダ
５９から生成され、Ｑレジスタ５０に対する入
力である。即ち、Ｑレジスタにロード可能な項
目の１つは、XBレジスタ５８の内容から生成
されたデコー・マスクである。

CPUにおける第４の主要要素は区域２７で
あり、この要素はCIP１０２、SIP１０１又は
カツシエ／MMU１０３、従つてメモリーと、
入出力（Ｉ／Ｏ）装置１０８のいずれかに対し
局部バス９に送るアドレス、指令およびオペラ
ンドの生成と関連する。この主要要素はおよそ
３つの区域に分割することができ、その第１は
書込みデータ・レジスタ（Ｗ）２８と書込みセ
レクタ（WS）２９である。レジスタ２８は区
切りを設けたロード能力を有する32ビツトのレ
ジスタであり、このレジスタの左右の半部のい
ずれかあるいは両方の半部がロード可能であ
る。右半部は常に書込みバス８４の16ビツトか
らドライバ７４を介してロードされる。左半部
は書込みセレクタ２９からのデータで書込まれ
る。この書込みセレクタはその16の入力とし
て、書込みバス８４の右半部の16ビツトか、書
込みバスの左側の８ビツト、プラス符号拡張又
は零拡張のいずれかを有する。書込みバスは主
要経路で、これにより後でこのようなデータを
局部バス９上に結合された他のどんな装置に対
しても書込むためにデータをＷレジスタ２８に
対して送出することができる。

局部バス出力インターフエース２７における
次の区域は指令ドライバ７１である。指令ドラ
イバ７１は、局部バス上のCPU１００による
全ての転送に伴う一連の指令回線を駆動し、カ
ツシエ／MMU１０３又は局部バス処理装置の
１つに対するメモリー照合サイクル、又はＩ／
Ｏ照合サイクル、又は局部バス照合サイクルの
いずれかをカツシエ／MMUに対して表示す
る。回線７２から指令回線に対し転送される情
報は、第４図に示される制御ストアＦおよび
FKフイールド又はフアームウエア（FW）ワ
ードから得られ、これは又他の場合に素子１０
のＦレジスタ３８の機能を制御する。

要素２７の第３の部分は２つの基本アドレス
レジスタ、即ち非手順記憶アドレスおよび局部
およびシステム・バス上の他の素子に対するア
ドレスのためのＹレジスタ２４と、Ｐレジスタ
２３（プログラム・カウンタ）および先取りレ
ジスタ２６とを含む。

Ｐカウンタ２３はフアームウエアが使用した
最後のワードを追跡し、このワードはラウン
ド・ロビン・バツフア３６から取出して操作の
ためCPU１００に対し入力されたものである。
先取り（PF）レジスタ２６はどのワードが次
にメモリーから取出されるべきかを追跡し、即
ちＰおよびPFレジスタは、ラウンド・ロビ
ン・バツフアがどの程度充填されるか、又
CPUがどの程度最近バツフアからデータを得
たかに従つて、記憶アドレスにおいて１乃至４
ワードの範囲内で変化し得る。もしCPUがバ
ツフアから全てのデータを得たならば、カツシ
エ／MMUがある要求に応答して新らしいデー
タに応答し、かつバツフア３６を再び充填する
のに一定の時間を要する。このような状況の下
では、先取りレジスタ２６とＰカウンタ即ちレ
ジスタ２３のアドレスはアドレス内容において
は互いに近いか同じである。バツフア３６が充
填されてCPUが最近どのデータも得なかつた
場合、Ｐレジスタは先取りレジスタの後で２又
は４ワードとなるが、これは得た最終ワードを
表示巾でありかつ先取りレジスタにおいてそれ
に対する余地ができると直ちに先取りレジスタ
がメモリーから送られるべき次のワードを表示
するためである。

Ｐレジスタ２３の内容は記憶アドレス・ソー
スとして局部バスに対しては決して入れられな
い。仮想アドレス・マルチプレクサ２５を介し
て局部バスに達し得るデータに対する２つのソ
ースは、全ての非手順取出しに対して使用され
るＹレジスタ２４と、以降のフアームウエアス
テツプにおいて使用する記憶ワードおよび要求
ワードに達すべく先取りロジツクにより自動的
に使用される先取りレジスタ２６とである。

素子２３，２４，２６における矢印はこれ等
特定のレジスタの増分能力を表わす。即ち、Ｐ
レジスタは、一時に先取りバツフアから取出さ
れるワード数に従つて１ワード又は２ワード宛
増分し得る。即ち、先取りバツフア３６からの
１ワードの引出しはＰレジスタを１だけ自動的
に増分し、先取りバツフア３６からの２ワード
の引出しはＰレジスタを２だけ自動的に増分す
る。先取りレジスタ２６は常に２宛増分する
が、これは先取りは常に１対のワード単位で実
施されるためである。Ｙレジスタは使用される
時、又は将来の使用に備えてフアームウエアの
制御下で１又は２だけ増分し得る。このような
増分および局部バスに対する種種のサイクル要
求の制御を許容するフアームウエア・ワードに
は１つのバス制御フイールドがある。

Ｗレジスタ２８に対する入力は、種々の方法
で付勢される２つの16ビツト・データ経路であ
る。もし24ビツト・アドレスの書込みを欲する
ならば、ドライバ７４がONに切換えられて、
書込みバスの右側の16ビツトがＷレジスタの右
側の16ビツトに転送されることを可能にする。
マルチプレクサ２９は、書込みバスの左側の８
ビツトおよび８つの先行する（最上位の）２進
数零がＷレジスタ２８の左半部に送られるよう
に条件付けされている。これは２ワードの24ビ
ツト・アドレスを後でメモリーに書込むためＷ
レジスタにロードする。もし１つのワードをメ
モリーに書込むことが要求されるならば、Ｗレ
ジスタの右半部はクロツクされず（即ち、使用
可能状態にされ）変化せず、マルチプレクサ２
９は書込みバス１６の右側ビツトを左側の16ビ
ツトがクロツク・インされるＷレジスタの左側
の16ビツトに対して使用可能状態にするよう条
付けされる。単ワードの書込みの場合は、Ｗワ
ードの左半部がメモリーに書込まれるデータで
ある。

これ迄に説明したロジツクは、カツシエ／
MMU又はCIP又はSIPの如き局部バスにおけ
る他の構成素子からデータを要求しかつこれを
受入れ、このデータについて演算してこれを本
システムに含まれる２つのALUを介して種々
のレジスタの内部に記憶し、後で修飾されて、
局部バス上の構成素子のアドレス（CPU内で
計算されて局部バスの制御のため使用される）
を用いて前記局部バスから前記構成素子の１つ
に対し送出される新らしいオペランドを形成す
るため使用される。このような操作の全ては、
CPUに内蔵される2048ワード×96ビツト／ワ
ードの制御ストア８０と８１に記憶される制御
フアームウエアの制御下で実施される。

この制御ストアは多数の個々のフイールドに
仕切られ、このフイールドの各々はCPUの内
部性能のある特性を制御する。第４図は、フア
ームウエア・ワードとその内部の問題の種々の
フイールドを示す。これ等フイールドの第１の
ものは局部バス（LB）フイールド、即ち制御
ストアのビツト０乃至７である。このLBフイ
ールドは局部バスからの種々のサイクルの要求
およびこれに対する各応答と関連する。このフ
イールドは又、先取りレジスタ２６又はＹレジ
スタ２４を介する仮想アドレスの送出に対して
も応答可能であり、ＹおよびＰレジスタの各増
分動作を制御する。局部バス・フイールドは
又、ラウント・ロビン手順バツフア３６からの
データの順次の読出し、および内部バス１４に
より後で使用されるようソース・バス３３に対
するデータおよび手順マルチプレクサ３４，３
５，３９および４０のそれぞれの使用可能状態
を制御する。

次のフイールド即ち制御ストアのビツト８と
９であるクロツク（CK）フイールドは、CPU
のクロツク速度即ちCPUにおける連続するク
ロツク・パルス間の間隔を制御するため使用さ
れる。各フアームウエア・ステツプは、その複
雑度に適したクロツク速度を割当てている。本
発明のシステムにおいては、連続するクロツ
ク・パルス間の４つの可能な間隔、例えば、96
＋１秒、105＋１秒、130＋１秒又は170＋１秒
がある。これ等の内どれがあるフアームウエ
ア・ステツプに対して使用されるかは、このフ
アームウエア・ステツプに対するCKフイール
ドによつて制御される。

次のフイールドは、制御ストアにおけるビツ
ト10乃至15であるTCフイールドである。これ
は６ビツトのフイールドであり、各フアームウ
エア・シーケンスのテストおよび制御のため
CPU内の６４の可能な論理機能の内の１つを
選択する。

次のフイールドはBRフイールド即ちビツト
17乃至19であり、テスト条件即ちどのタイプの
分岐が生じたか、この分岐が２つの各フアーム
ウエア・ステツプの間を選択するだけか、ある
いはこれが１つのフアームウエア・ステツプ
と、次のアドレスがＦレジスタ３８の内容のあ
る機能により制御される謂ゆる制御ストア・ス
プラツタ（CPUにおける１つ以上の論理素子
の状態に基く多くの制御ストアの次のアドレス
の１つの生成）との間を選択するかのテスト条
件の結果として得られる動作のタイプの制御に
使用される。

次に問題になるフイールド、即ちビツト21で
あるTPフイールドは極性テスト・フイールド
である。このフイールドは、テスト条件が真又
は偽のどちらかに対してテストされるかを制御
する。

NAフイールド即ちビツト22乃至31は、全て
の分岐により選択される２つのアドレスの内少
くとも１つを生成するため使用される10ビツト
のフイールドである。他のアドレスは、同じ
NAフイールドから得られるか、前述の制御ス
トアのスプラツタから得られる。

次のフイールドであるビツト32乃至39は、Ｆ
ビツトと呼ばれる４ビツトの部分とFKと呼ば
れる２番目の４ビツトの部分とに区切られたＦ
レジスタ制御フイールドである。ＦおよびFK
フイールドはＦレジスタおよびＦバスの区域に
おける種々の素子のローデイングおよびストロ
ーブ動作の制御に使用され、即ち、F′および
AS′装置即ちＦアドレス３８とマルチプレクサ
４３のサブ部分のストローブ動作の制御に使用
される。これ等の装置のどれがロードされ、こ
れ等がそのローデイングのためどのソースを有
するかについては全てＦおよびFKフイールド
により制御される。

次のフイールドであるビツト40〜47はＫ（即
ち、定数）フイールドで、Ｉバス１４の駆動に
使用される。このフイールドは８ビツトのフイ
ールドで、Ｉバスに送られる全ての内容に対す
る右側の８ビツトを提供する。定数の左側の16
ビツトはＩバス・フイールドによつて制御され
るが、これについては以下に説明する。Ｋフイ
ールドは直接KON装置７０と関連する。制御
ストアの次のフイールドであるビツト48〜63は
主としてDRAM１１とBRAM１２のアドレス
指定および制御と関連する。２ビツトのフイー
ルドであるDWは、DRAMの最も左側の（最
上位の）８ビツトに対する書込み操作を制御す
る１ビツト、および最も右側の（最下位の）16
ビツトに対する書込み操作を制御する他のビツ
トを用いて、DRAMに対する書込みの制御に
使用される。次のビツト即ちビツト50（フイー
ルドBW）を用いて、常に一緒に書込まれる
BRAMの両部分に対する書込み操作の制御に
使用される。次のフイールドDSは長さが５ビ
ツトであり、DRAM１１における32レジスタ
の１つの選択を行う。DMフイールド即ちビツ
ト56および57は、DRAMと関連する選択修飾
フイールドであつて、DRAMのアドレス指定
動作を修飾するため直接DRAMの選択かある
いはＦレジスタ３８の３つの異なる機能のどれ
かの選択のいずれかを許容する。

問題の次のフイールドは、BRAMにおける
16レジスタの１つの選択のために使用されるビ
ツト60乃至63であるＢ選択フイールド（BS）
である。ビツト58と59からなる２ビツトのフイ
ールドは、BRAMのアドレス指定のための選
択修飾フイールド（BM）である。このフイー
ルドは、独立的選択および修飾の機能が
BRAMとDRAMの相方に対して指定し得るよ
うに別個である点を除けば、DRAMアドレス
指定のためのフイールドと同様に機能する。

次のフイールドは長さが７ビツト（ビツト65
〜71）であるGPフイールドで、種々の双安定
フリツプフロツプのクロツク動作および種々の
制御機能の可能状態化の如きプロセサ内部の多
数の汎用マイクロ操作の制御に使用される。こ
のフイールドは又、CPUからの制御パネルに
対するアクセスを制御してデータを制御パネル
９０に関し入出力し、又内部の種々のフリツプ
フロツプを制御するために使用される。

次のフイールド、即ちビツト72と73である
RBフイールドは、BRAMを制御する１ビツト
とDRAMを制御する他のビツトを用いてＲバ
ス１３に対するデータのソース化を制御するた
め使用される。

BAフイールド即ちビツト74乃至79は、
BALU５５即ちその入力としてＩバスを有し
かつＹレジスタ２４の駆動に使用できる演算論
理装置の諸機能の制御に使用される。これ等の
６つのビツトは下記の如くに使用される。即
ち、１つはBALUに対する桁送りインジエク
トとして、１つは論理演算制御のため、他の４
つは特定の諸機能の選択のため使用される。

次の問題のフイールドはビツト80乃至83であ
るIBフイールドで、どのデータ・ソースを内
部バス１４に対し使用可能状態にするかの制御
に使用される。このフイールドは、データ・ラ
ツチ、Ｆレジスタの符号拡張、又は定数の選
択、又はＩバスに対する種々の組合せの
BRAMを使用可能状態にさせ得る。次のフイ
ールド即ちビツト84乃至89であるSHフイール
ドは、前に述べたシフターおよびＷバスのソー
ス化を共に制御するため使用される。これ等の
６ビツトは、どのレジスタが使用可能状態にお
かれ、Ｑレジスタがロードするかどうか、又シ
フターはオペランドが通過する時どの方向にこ
れをシフトするか、についての多くの自動制御
をシフテムに可能にする。

最後のフイールド、即ちビツト90乃至95の
DAフイールドは、BAフイールドの場合と類
似の機能を有する６ビツト、即ち１ビツトは桁
送りインジエクト、１ビツトは論理演算と算術
演算の選択、他の４ビツトは特定の機能の選択
のためのビツトを用いてDALU１５に対する
機能制御である。

CPUに対する制御ストア（第５図）は実際
には２つの制御ストア、即ち上位バンク８０と
下位バンク８１である。この上位バンクは次の
アドレス形成装置４４によりアドレス指定さ
れ、下位のバンクはその時の制御ストア・ワー
ドの内容の一部により直接アドレス指定され
る。更に一般的なタイプの分岐の場合には、制
御ストア・ワードのNAフイールドを次のアド
レスの基本ソースとして使用すると共に上下の
バンクに至る２つのアドレスが略々同じとなる
ようにこれを修正する。次のアドレスと
PROMが生成するスプラツタ間を選択する如
き他の分岐の場合には、下位のバンクはその時
の制御ストアワードから変化しない次のアドレ
ス・フイールドを受取り、上位バンクはその時
の制御ストア・ワードからスプラツタ・アドレ
スを受取る。制御ストアは、システムが両方の
可能な次のアドレス制御ストア・ワードの同時
のアクセスの実行中でありかつデータの制御レ
ジスタ８２へのクロツキングの直前にその時の
制御ストア・ステツプの略々終り迄どれが使用
中であるかの判定を延期できるようにこのよう
に区分されている。制御ストアの詳細について
は以下に説明する。

CPUとフアームウエアが、(a)メモリーから
のワードの読出し、(b)メモリーからの別のワー
ドの読出しのための次のアドレスの計算、(c)メ
モリーへのワードの書込み、および(d)CPUに
対して操作が完全に内部であるあるタイプの反
復算法の実施の如き典型的なCPUの諸操作の
実行のため対話を行なう方法について以下に論
述する。このような状況は典形的なものであ
り、代表的な操作について説明する。

制御ストアのあるステツプの間に１つのワー
ドをメモリーから読出す場合には、この制御ス
トア・ワードはBRAM１２からのワードの仮
想記憶アドレスをRB、BSおよびBMフイール
ドを介してRAMバス１３に対して使用可能状
態になる。この時、SHフイールドは外部バス
およびＷバスを条件付けて、RAMバスがセレ
クタ２０を経て外部バス１７に対して使用可能
状態にされシフター１９を経てＷバス８４には
変更されないようにソース化する。Ｗバスは
BALU５５に対する入力であり、BAフイール
ドによつてそのＷバス入力をその出力側に直接
使用可能にするよう条件付けられる。同時に、
LBフイールドはＹレジスタ２４をロードさせ、
これによりアドレスをＹレジスタに転送する。

次のフアームウエア・ステツプにおいては、
LBフイールドは要求を局部バスに指向させて
記憶要求が行なわれること、又局部バスに与え
られたアドレスがこのような要求を行なうため
使用されるべきことを表示する。指令回線７１
は、記憶読出し要求が行なわれることを表示す
るようＦおよびFKフイールド（第２図にブロ
ツク７２として示す）によつて条件付けられ
る。アドレス・マルチプレクサ２５はＹレジス
タの内容を24本のアドレス回路を介して局部バ
スに使用可能にさせるよう条件付けられる。ア
ドレス・マルチプレクサ２５は、24アドレス回
線を介して局部バスに対しＹレジスタの内容を
使用可能状態にするよう条件付けされる。局部
バスにおける全てのアクテイビテイをモニター
して制御するカツシエ／MMUはこの要求を確
認し、CPUは次の各フアームウエア・ステツ
プに進行する。次のフアームウエア・ステツプ
においては、局部バス・フイールドはストール
を指示し、局部バス・サイクルの終りが検出さ
れてデータをカツシエ／MMUから局部バスを
介してCPUデータ・バツフアへ戻す迄CPUが
このフアームウエア・ステツプから離れるべき
でないことを表示する。この戻り動作が検出さ
れると直ちにストール条件が終了し、CPUは
この読出しサイクルの第４のステツプに入る。

この第４のステツプは、データ・バツフアに
あるデータを使用するLBフイールドをフアー
ムウエアが指定し、これをCPUにより使用す
るように内部バスにソース化するものである。
このように、LBフイールドは、長さが16ビツ
トのワード又は長さが24ビツトのアドレスのど
ちらがソース・バスに対して要求されるかに従
つて、DAドライバ３４又はDWドライバ３５
のいずれか一方を使用可能状態にする。更に、
Ｉバス・フイールドは、その24ビツトの全て又
は24迄符号拡張された16ビツトのいずれかのソ
ース・バスが内部バスに対して使用可能にさせ
られることを指定する。内部バスにおいては、
データ・バツフアから再び受取られる16ビツト
ワードがあるものとすれば、DAフイールドは
DALUに内部バスを読出させるため使用され、
従つてDW、Ｄ選択およびDMの各フイールド
はDRAMにおける32レジスタの１つをアドレ
ス指定してこれに書込ませるよう条件付けされ
る。このためこの制御シーケンスの第４のステ
ツプを完了するが、この第１のシーケンスはＹ
レジスタをロードし、その第２は読出し要求を
行ない、第３はデータの戻りを待機し、その第
４はデータを得てこれをCPUの諸レジスタの
１つに使用可能状態にさせるものである。

本システムにより実施できる第２の典型的な
操作シーケンスは、メモリーからデータ・レジ
スタへ取出されたオペランドを加算し、次にこ
の加算後データ・レジスタへ戻すと共にこれを
その後メモリーに書き戻すことができるように
書込みデータ・バツフアに置く如き演算操作に
おけるオペランドの操作である。この操作シー
ケンスは、前の操作において説明したストール
続いて開始する。このステツプは、データを使
用可能状態にし、ワード・オペランドの場合に
はデータ・バツフア３１からＬバスおよびデー
タ・マルチプレクサ３５を経てソース・バスに
対するワードとなる如きものである。この時Ｉ
バスフイールドは符号拡張装置５２およびデー
タ・ラツチ５１を介して符号拡張されたソー
ス・バスが内部バスに対して使用可能状態にさ
せられることを指定する。同時に、Ｒバス制御
フイールドは、問題の特定データ・レジスタが
DRAM１１からＲバス１３に対し使用可能状
態にされることを指定する。DAフイールド、
即ちDALU制御フイールドは、この時、
DALUがＲバス１３上の24ビツトをＩバス１
４上の24ビツトに加算するよう条件付けられる
ことを指定する。このロジツク１５はその出力
として和を表わす24ビツトを有することにな
る。DWビツトはDALUの出力がDRAM１１
へ書戻されるべきであつたことを表示する。

同時に、DALUの出力はSHフイールドを介
してＷバスに対して使用可能状態になる。この
フイールドは、セレクタ２０が外側バスに対し
使用可能状態にされ、この目的のためのＲバス
出力の代りにDALU出力を選択するように条
件付けられることを表示する。又同時に、シフ
ター１９−１は外部バスの内容を書込みバス８
４に変更することなく通過させるように条件付
けされる。DW３５を指定したソース・バス３
３に対する同じLBフイールドも又、書込みバ
スがセレクタ２９を介してＷレジスタ２８の左
半部に対して使用可能状態にされることを指定
することになる。この状態は全て単一の各フア
ームウエア・ステツプにおいて生じる。これは
加算演算であるため、テスト・ロジツク３０に
よより指定されるテストにより、この加算から
のオーバーフローが多分テストされることにな
る。次のアドレス・ロジツクが、もしオペラン
ドがメモリーに即時書戻されるならば、生じる
べき特定のエントリを表示する１つのアドレス
を生成することになる。下位のバンクに対する
他のアドレスが次のステツプをとるべく生成さ
れ、このステツプはこの時Ｉレジスタ５７にお
けるオーバーフロー標識をセツトすることにな
る。もしオーバーフローが生じなかつたなら
ば、Ｉレジスタは自動的にクリアされた筈であ
る。

第３の操作はあるオペランドのメモリーへの
書込みからなる。この操作は実行のため３つの
フアームウエア・ステツプをとる。その第１の
ステツプは、オペランドが書込まれるべきアド
レスがＹレジスタ２４にロードされるステツプ
である。第２のステツプはＷレジスタ２８へ書
込まれるオペランドを置くためのものである。
第３のステツプは、LBフイールドがメモリー
書込みを指定する局部バス要求が受取りと実行
のためカツシエ／MMUに対する局部バスに対
してアドレス指定されるよう指定するステツプ
である。

Ｙレジスタ２４をロードする第１のステツプ
は、おそらくBRAMランダム・アクセス・ス
トアにおける１６の場所の１つからアドレスを
得ることになる。これは、ＩバスがBRAMの
出力側で調べるようにＩバス・フイールドを条
件付けることにより行なわれる。Ｂ選択フイー
ルドは、１６のBRAMレジスタのどれがこの
目的のためアドレス指定されたかを表示する。
BAフイールドにより制御されるBALU５５
は、内部バスの内容（24ビツト）をその出力側
に送るように条件付けされる。LBフイールド
は、Ｙレジスタのロードを指定したものとな
る。Ｙレジスタに対する入力はBALUの出力
であるため、これは選択されたBRAMの内容
をＹレジスタに転送することになる。次の制御
ストアのステツプは、この場合その起点が例え
ば32のDRAMの場所の内の１つである時は常
に、この起点からオペランドを取ることにな
る。DSフイールドは３２のDRAMのどれを使
用可能状態にさせるかを選択する。RBフイー
ルドはDRAMをＲバスに対して使用可能状態
にさせる。SHフイールドは、セレクタ２０を
介して外部バス１７に対するRAMバスを選択
し、シフト動作を生じることなくシフター１９
を介して書込みバス８４に対する外部バスを選
択することになる。LBフイールドはＷレジス
タの左半部のロードを指定する。この操作はＷ
セレクタ２９を条件付けして書込みバスの右側
の三分の二をＷレジスタの左半部に対して使用
可能状態にさせることにより実施され、Ｗレジ
スタはその左半部をロードするように使用可能
状態にされる。

最後に、第３のフアームウエア・ステツプが
行なわれる。このフアームウエア・ステツプに
おいては、必要な唯一の操作は局部バス・フイ
ールドであるLBフイールドメモリーに対する
局部バス書込みを指定すべきことである。これ
は、局部バスに至る指令回線としてＦおよび
FKビツトを使用して、これがメモリー書込み
操作であることをカツシエ／MMUに対して表
示する。このアドレスは、Ｙレジスタ２４から
の仮想アドレス・セレクタ２５を介して局部バ
スに対し使用可能状態にされる。このデータは
Ｗレジスタ２８から局部バスに対し使用可能状
態にされる。全ての局部バス転送を調停するカ
ツシエ／MMUメモリーは、これをメモリー書
込みサイクルとして識別し、このアドレスを取
つてこれをマツプし、これをデータと共にメモ
リーに送出し、システム・バス上のメモリーに
対してメモリー書込み操作であることを表示す
る。

CPUが実施可能な典型的な操作の第４のシ
ーケンスは、２倍精度オペランドをあるビツト
数だけ左側又は右側へシフトさせるものであ
る。オペランドが共にBRAMに存在する、即
ち問題の２つのオペランドがBRAMにあるも
のと仮定すれば、第１のフアームウエア・ステ
ツプはこれ等２つのオペランドのＱレジスタに
対する右側の転送を開始する。これは次の如く
進行する。BSフイールドは、BRAM１２にお
いてこのオペランドを含む１６の場所の１つを
アドレス指定するように条件付けられる。
RAMバス１３を制御するバス・フイールド
は、DRAM出力の代りにBRAM出力をとるよ
うに条件付けされる。SHフイールドは、これ
を外部バスに対し使用可能状態にしかつその入
力をＲバスから選択することにより、Ｒバスを
セレクタ２０を介して外部バスに転送するよう
に条件付けされ、又ＱレジスタおよびＷバスが
共に外部バスの内容を受取ることを指定し、Ｑ
レジスタをクロツクしてこれをロードさせる。
これはBRAMにアドレス指定されたオペラン
ドをしてＱレジスタへ転送させることになる。
次のステツプ（単数又は複数）は、シフトが実
際に行なわれるものである。このステツプにお
いては、BRAMにおける第２のオペランドを
含む２つのレジスタの他方がＢ選択フイールド
によりアドレス指定され、BRAMはRBフイー
ルドを介してRAMバス１３に対して使用可能
状態にさせられる。次にRAMバスはセレクタ
２０を介して外部バスに対し使用可能状態にさ
れる。SHフイールドは、シフトがどの方向お
よびどれだけのビツト数行なわれるかに従つて
多くの値のどれかをとることになる。SHフイ
ールドは、左右の１、又は２、又は４ビツトの
シフトの選択が可能である。これ等の場合のい
ずれにおいても、Ｑレジスタは32ビツトのオペ
ランドを生成する外部バスの拡張として接続さ
れるものと考えられる。実際にはこれは40ビツ
トのオペランドであるが、外部バスの左側の８
ビツトは勘定に入れない。この32ビツトのオペ
ランド、特定のSHフイールドにより表示され
る如く左右いずれかの方向にシフトされる。１
６の右側のビツトはＱレジスタに戻され、左側
の16ビツトは無視された８ビツトと共にＷバス
上に転送される。これは、シフトの長さについ
て排他的な制御を保有するSHフイールドによ
つて制御される。

外部バスからＷバスへ、又Ｑレジスタから再
びＱレジスタへオペランドがシフトされたた
め、SHフイールドはＱレジスタをしてシフト
されたオペランドを再ロードさせ、同時にBW
フイールドはＷバスをしてアドレス指定された
BRAMの場所に書込ませる。このように、Ｂ
およびＱのレジスタの内容がシフトされ、Ｂお
よびＱレジスタへ戻される。このシフト、即ち
これが開放シフトか、循環シフトか、あるいは
演算シフトであるかに関連するこの目的の諸効
果はCPUにおける制御フリツプフロツプの機
能である。実際のシフト動作が実施されるこの
タイプのステツプは、色々な組合せで数回実施
され、即ち、もし左側に５ビツトだけシフトす
ることが望ましければ、左側への１ビツトのシ
フトを生じるステツプの後には左側への４ビツ
トのシフトが行なわれるステツプが続くことに
なる。例えば、右側へ３ビツトのシフトのため
には、右側へ２ビツト、次いで１ビツトのシフ
トが必要となる。

次に、最後のシフトが行なわれた後、即ちオ
ペランドがこの時正確にアドレス指定された
BRAMの場所およびＱレジスタにおいて整合
された後、最終ステツプはシフトを生じないが
その代りＱレジスタの内容を最初にロードされ
たBRAMの場所に再び戻す。このステツプは
次の如く行なわれる。Ｉバス・フイールドは、
ＩバスがＱレジスタ（Ｑレジスタの16ビツトが
２進数零の８ビツトにより拡張される）によつ
て駆動されることを指定する。DALU１５は、
これが変更されずにＩバスを通過するように
DAフイールドにより制御される。SHフイー
ルドは、変更されずずにセレクタ２０を介して
外部バス１７に対し、又再び変更されずにシフ
ター１９を介してＷバス８４に対してDALU
を可能状態にするように選択される。フアーム
ウエア・ワードにおけるBWビツト50はＷバス
からのBRAMのローデイングの条件付けを行
なうようセツトされ、BS（Ｂ選択）ビツトは
BRAMの１６の場所のどれがシフトされたオ
ペランドを受取るべきかを指定するよう条件付
けされる。

これは全てある数の各フアームウエア・ステ
ツプ、例えば３つ以上のフアームウエア・ステ
ツプにおいて生じる。１つのステツプはＱレジ
スタをロードして40ビツトのオペランドを生成
するため使用され、１つ以上のステツプは必要
に応じてこのオペランドのシフトを行ない、次
の１つはＱレジスタの内容（右側の16ビツト）
をBRAMに戻してこの操作を完了するため使
用される。

第５図は下のバンクの制御ストアPROM８
０と８１のそれぞれの構成、特にこれ等
PROMが最大速度となるように結合され即ち
対に組まれる方法を示す。制御ストアのバンク
の各々は１つ以上のPROMを含み、この
PROMの各々は複数個の電子作用チツプを含
む。一例として、各バンクの記憶容量は1024
（1K）のアドレス指定可能記憶場所であり、そ
の各々は96ビツト即ち1K毎に24チツプを含み、
各記憶場所は４ビツトの記憶域を有する。演算
速度を増加させるには、各バンクは少くとも２
つのPROMを有し、１つのPROMは制御スト
アに含まれる他の素子における伝播時間を補償
するため、各バンクにおける他方のPROMよ
りも速度が早い（アドレス伝播時間が短い）。
主として、その時の各フアームウエア・ワード
および次のアドレス生成装置４４から得る分岐
の判断を有効に受入れるために２つのバンクを
使用する。１つのバンクはこのフアームウエ
ア・ワードにより直接アドレス指定されるよう
に構成されるが、他方のバンク（例、上位バン
ク）はこのフアームウエア・ワードおよび（又
は）フアームウエア・ワードおよびCPU１０
０に含まれる種々の論理素子の派生的機能によ
りアドレス指定されるように構成される。従つ
て、上位バンクは多重化された入力を要求し、
以下の論議するように、上位バンクの２つの
PROMの内の１つはどちらかのバンクにおけ
る他方のPROMのどれよりも短いアドレス伝
播時間が与えられる。これは実際問題として
各々が増加した操作速度即ち短いアドレス伝播
時間を有する２つのPROMを用いることによ
つて達成される。

制御ストアPROMを対に組む目的は、次の
制御ストア・アドレスを生成し、このアドレス
に適するデータを選択し、制御ストアの出力レ
ジスタである謂ゆるMLR８２で示される主制
御ストアデータ・レジスタの入力に対して使用
可能状態にするため、必要な時間長さを減少す
るためである。これは過去においては、１組の
制御ストアPROMを使用しこのPROMに対し
て与えられるアドレスを選択することによつて
達成されて来た。この場合、データを制御スト
ア・ロジツクに伝播させるに必要な時間はアド
レス選択時間、即ち、PROMに対するアドレ
ス入力の変化から出力が安定状態になる時迄の
時間である。典形的な制御ストアPROMの場
合には、この時間は謂ゆる「使用可能時間」よ
り遥かに長い。使用可能入力を有する制御スト
アPROMは、一般にアドレス指定される出力
が与えられるよりも遥かに早く（「使用可能時
間」）ON／OFFされ得る。従つて、この場合
基本的な試みは制御ストアPROMを２つのグ
ールプ即ちバンクに分け、各グループに対する
各アドレス、例えば２つの分岐アドレスの内の
１つが同時に制御ストア・チツプを伝播できる
ように、又２つのグループ即ちバンクの一方又
は他方の出力を使用可能状態にすることにより
決定がなされる最後の瞬間迄どのアドレスを用
いるかについての判断が延期できるようにす
る。

本発明のCPUにおいては、他のコンピユー
タの場合と同様に、全ての謂ゆる分岐操作が１
対のアドレスの一方の選択を行ない、このアド
レスの一方はその時のステツプにおける制御ス
トア・ワードにより明確に与えられ、他方のア
ドレスはその時のステツプにおいて得られるデ
ータから多かれ少かれ間接的に生成される。本
発明のCPUにおいては、このアドレス対は、
全ての分岐が、一方は下位バンクに対し他方は
上位バンクに対する２つのアドレス間の選択か
らなるように拘束される。この下位バンクは
000から3FF（16進数）の範囲内のアドレスを用
い、上位バンクは400乃至7FF（16進数）のスト
ア・アドレスを制御する。

このような制御ストアの区切り方法を構成す
るため使用される構成は第５図のブロツク図に
示される。明らかなように、制御ストアは５セ
ツトの制御ストア素子即ちPROM２５１乃至
２５５に区分される。同図に括弧内で示される
如く、合計で24の制御ストア・チツプ（素子２
５１の１９および素子２５２の５）を含む素子
２５１と２５２は、制御ストアの下位バンクに
対するデータを含むものである。素子２５３，
２５４，２５５（合計29チツプを含む）は、上
位バンクに対するデータを含むものである。３
つのタイプの集積回路を用いてこれ等の素子を
構成する。素子２５１は、典形的なアドレス伝
播時間が60＋１秒である19の1K（1024）×４ビ
ツトの制御ストア・チツプからなる。素子２５
２と２５３は典形的なアドレス伝播時間が50＋
１秒である特に選択された1K×４ビツトの制
御ストア・チツプからなる。素子２５４と２５
５は、典形的なアドレス伝播時間が40＋１秒で
ある選択された512×４ビツトの制御ストア・
チツプからなる。

このロジツクにおいて何故異なる伝播時間を
有するチツプ即ち回路を使用するかの理由は２
つある。素子２５３，２５４，２５５において
選択された各部は、上部バンクのアドレス・マ
ルチプレクサ２５６を伝播する時間を補償する
ために、素子２５１と２５２におけるその対応
部よりも短くなるように選択される。更に、素
子２５２，２５４，２５５は、MLR８２に対
するその出力側と直列関係にある予備ロジツク
２５９において要求される伝播の遅れの故に、
それぞれ素子２５１と２５３よりも早くなるよ
うに選択される。

次のアドレス生成装置４４に含まれる上位バ
ンクのアドレス・マルチプレクサ２５６は、ど
んなフアームウエア分岐間でも選択されつつあ
る２つのアドレスの１つを提供するため使用さ
れる。下位バンク・アドレス（下位バンク制御
ストアPROMにより使用されるアドレス）は、
制御ストア・ワード（NAフイールド）にある
次のアドレスと多少とも直接に関連し、この制
御ストア・ワードにおいて明らかに選択される
アドレスである。上位バンクにおいて使用され
る１つの分岐に対して使用される他のアドレス
は、NAフイールドのある論理的誘導であり、
PROM又はこの分岐タイプに従つて選択され
るMUX２５６に対する３入力により示される
如きCPUの他のロジツクからの論理的に生成
されたアドレスである。この他方のロジツク即
ちPROMと他のロジツクとこれを選択する上
位バンクのアドレス・マルチプレクサは、下位
バンクにおけるアドレス経路には存在しない別
の伝播時間を必要とする。これ等の２つのアド
レス経路の差異は、直列関係にある制御スト
ア・チツプの各速度の差によつて補償される。
直接アドレス経路を有する１つのバンク（即
ち、下位のバンク）を使用することにより
PROMのあるものだけしか早い速度を必要と
しないが、もしマルチプレクサ２５６の如きマ
ルチプレクサが両方のバンクに使用されるもの
とすれば、同じ伝播時間を提供するため全ての
PROMが大きな速度を持たねばならなくなる。

前述の如く、上位バンクの早いPROMによ
り受取られるアドレス・ビツトを生成しつつあ
る上位バンクのアドレスMUX２５６に達する
迄およびこれを通過する際の伝播上の遅れは、
その下位バンクの対応素子よりも一貫して早
い。このため、各PROMの出力側のデータは
略々同時に安定する。

各バンクにおいて最も高速のPROM、即ち
素子２５２，２５４，２５５の出力側と接続さ
れる予備ロジツク２５９は、MLR８２におい
てこれをラツチする前に、次の制御ストアのあ
る予備ロジツクの復号を実施するため使用され
る。即ち、これは、DRAM１１およびBRAM
１２に対するアドレス入力の生成のため使用さ
れそのアドレス入力が制御ストア・サイクルに
おいて早期に使用できなければならない選択修
飾ロジツク５３を含むことができる。更に、こ
のアドレス入力は、主クロツクがデータを
MLRに対し使用可能状態にさせた後生成され
るように待機することはできず、クロツク変換
が生じると直ちに使用できるようにMLRに対
する入力側で生成されねばならない。

下位バンクと上位バンクにおける制御スト
ア・ワードの選択のため使用される２つのアド
レスに対するソースは下記の如くである。下位
バンクのアドレスNAはその時のフアームウエ
ア・ステツプに対する制御ストア・ワードから
直接入る。このため、この制御ストア・ワード
がMLR８２へクロツクされると直ちに使用で
きる。アドレスNAは両方の素子２５１と２５
２に対する入力である。マルチプレクサ２５６
の出力側の上位バンク・アドレス、即ち素子２
５３，２５４，２５５に対するアドレス入力は
CPUに含まれる多数の論理機能の論理的誘導
である。アドレス・マルチプレクサは、本実施
例によれば、上位バンクによつて使用可能な８
つの異な機能アドレスを生じる。これ等のアド
レスは、制御ストア・ワードにおいて指定され
得る８つの可能なタイプの分岐の結果である。

これ等の分岐タイプは第６図の表に示す如く
X0とX1、XA、XB、XR、XE、XWおよび
XLとして示される。最も一般的な分岐タイプ
である分岐タイプX0およびX1は基本的には
NAフイールドの直接論理機能である。このよ
うな分岐タイプは下位ビツトNA10又は(A)不変
NA(A)又は相補NA（）を有するNAフイール
ドを使用する。他の６つの分岐は特定の目的の
ため使用される。XA分岐は、新らしい命令の
OPコードの復号を開始するため適当な開始ア
ドレスを選択するため使用される。XB分岐
は、CPUにおいて可能なアドレス・シラブル
のあるものの初期復号の実施のため使用され
る。XR分岐は殆んどの場合オペランドを読出
すルーチンの実行のため、又は即時実行が可能
なある命令の実行のため開始アドレスを選択す
るのに使用される。XE分岐は、個々の命令算
法の実行に使用される各フアームウエア・ルー
チンの開始アドレスの内から選択するため使用
される。XW分岐は、オペランドの記憶に使用
される多数のルーチンの１つの選択に進むため
使用される。XL分岐は、フアームウエアの制
御下で簡略化されたフアームウエア・スプラツ
タを許容するよう使用される。この分岐は、上
位アドレスの４ビツトを制御するためフアーム
ウエア制御の下でロード可能なリンク・レジス
タの内容を使用する。

主分岐XA、XB、XR、XE、XW、および
XLの全てはその上位ビツトとしてNAフイー
ルドの２つの上位ビツト（NA1、２）を使用
するが、異なる方法におけるその特定のアドレ
スに対する残る８つのビツトを生成する。

XAスプラツタは５つのXA PROMの出力を
使用して次のXAアドレスのビツト３乃至10を
生成する。

XBスプラツタは、２つの２進数１(11)と１つ
の２進数零（０）の３つの定数信号、即ちＦレ
ジスタ３８のビツト位置の１つの出力である１
ビツトと、そのNAフイールドのビツト７乃至
10を生成するＦレジスタにより駆動される
PROMからの４出力を使用する。

XRスプラツタは３つの２進数零（000）を
有する３ビツトをジヤムし、その状態が命令タ
イプと関連する制御フロツプの内容（KOP）
を有する次のビツトを生成し、Ｘ Ｒ
PROMからの最後の４ビツト即ちビツト７乃
至10を生成する。

XEスプラツタの第３のビツトは前記の命令
タイプの信号である。次のビツトはＦレジスタ
のビツト０が零であるかどうかを示し、その次
のビツトはＦレジスタ３８のビツト１乃至３が
全て零であるかどうかを示し、Ｆレジスタのビ
ツト４乃至８はNAフイールドのビツト４乃至
８はNAフイールドのビツト６〜10として使用
される。

XWスプラツタは、信号の組合せ、即ち、定
数零と、ビツト４乃至６に対するオペランドの
サイズ・タイプを復号して区分するPROMの
３出力を与える。ビツト７は論理値１、ビツト
８はオペランドをアドレス又は非アドレスとし
て区分するPROMの出力、最後の２ビツトは
メモリー又は基底レジスタ又はデータ・レジス
タ又は謂ゆるＫレジスタ（図示せず）のどれに
その結果が行くかを表示するNAのビツト９お
よび10に対するXWPROMの出力である。

XL分岐に対するアドレス回線は、最初の６
ビツトに対するNAフイールドのビツト１乃至
６を使用し、次にリンク・レジスタの４ビツト
を使用して４つの最終ビツト（ビツト７乃至
10）を生成する。

これ等の各入力は、上位バンクのアドレス
MUX２５６である８対１のマルチプレクサの
組によつて選択される。このMUXを介して選
択される特定のアドレスはその時の制御スト
ア・ワードを使用することにより選択される。
その時の制御ストア・ワードにおいては、分岐
動作は１つのテスト条件を選択することによ
り、又満足するか満足しないかについてテスト
することにより実施される。このロジツクの出
力は２つの信号、即ち一方はTCTRUE−即ち
NOT TRUE、他方はTCTRUE＋即ちTRUE
である。TCTRUE−は第５図のブロツク図の
回線２６１における信号であり、TCTRUE＋
は回線２６２における信号である。これ等の信
号は各制御ストアPROMの使用可能入力側に
接続される。

あるフアームウエアの始めにおいて、NAフ
イールドは安定状態となり、このアドレスは即
時制御ストア素子２５１と２５２の伝播を開始
する。その後ロジツクが動作すると同時に、上
位バンク・アドレスMUX２５６の出力は安定
状態となり、このアドレスは制御ストア素子２
５３，２５４，２５５の伝播を始める。MUX
２５６の出力側のアドレス・ビツトのソフは素
子２５４と素子２５５間の選択を行うことに留
意されたい。これは、これ等の素子が比較的小
さなワード記憶容量を有する比較的高速の
PROMで構成されるためである。従つて、1K
ワード（４ビツト／ワード）のPROMに対す
る１つのアドレス回線ならば２つの512ワード
の、PROMに対する選択的な使用可能回線と
なり、PROM２５５の１つの使用可能入力は
インバータ２６４を介して結合される。更に、
選択された512×４ビツトの制御ストアPROM
である素子２５４および２５５においては、ア
ドレス・ビツトは僅かに異なるように配置され
る。その理由は、512ワードのPROMしか９ビ
ツトのアドレスを必要としないためである。他
の全ての制御ストアPROMに対する１つのア
ドレスである第10のアドレス・ビツトは、512
×４ビツトの制御ストアPROMにおける２番
目の使用可能状態として代りに使用される。即
ち、素子２５４はアドレス400乃至5FFに対し
て使用可能状態となり、この同じアドレス回線
の反転が素子２５５に結合されるため、この素
子はアドレス600乃至7FFに対して使用可能状
態になる。

このように前記各アドレスが使用できる状態
になると同時に、これ等アドレスは制御ストア
PROMを伝播させられる。その間、並行的に、
詳細が第７図に示される如きTC（テスト条件）
ロジツク３０は、出力TCTRUE−および
TCTRUE＋をその後安定状態にさせてこのテ
スト条件が満たされるか満たされないかを表示
する。もしこのテスト条件が表示された極性に
おいて満たされたならば、ロー状態の
TCTRUE＋はPROM２５３，２５４，２５５
を使用可能状態にさせ、ハイの状態の
TCTRUE−はPROM２５１と２５２を使用禁
止状態にさせる。このため、番号２５７と２５
８により示される如きワイアドOR接続の出力
（それぞれ回線７６と２０が結合される）はア
ドレス指定された上位バンクの記憶場所の内容
である。しかし、もしこの条件が満たされない
と、TCTRUE−（TRUEでない）は別の極性
即ち状態となつて制御ストア素子２５１と２５
２を使用可能状態にするが、出力TCTRUE＋
は素子２５３，２５４，２５５を使用禁止状態
にする。このような場合、ワイアドOR結線２
５７と２５８の出力はアドレス指定された下位
バンクの場所の内容となる。

制御ストアPROMに対する使用可能時間は
一般に15乃至20＋１秒である。この値は、例え
ばPROM２５１の場合は60＋１秒である第５
図に示す如きPROMの場合のアドレス伝播時
間よりも非常に早い。このため、テスト条件の
結果が知られる時点からの「遅れ」は、この
PROMの使用可能伝播時間がPROMのアドレ
ス伝播時間よりも支配的であるように強調され
て来た。このような特定の関心がこのロジツ
ク・チエーンを経由するタイミング、即ち、上
位バンクアドレスの生成および選択に関わる伝
播時間、制御ストアPROMに関わるタイミン
グ、および予備ロジツクに関わるタイミングに
ついて取上げられた理由は、MLR８２に対す
る入力側のデータが安定状態でなければならな
い最悪の場合が主クロツクがトリガーされる時
であるためである。サイクル・タイム、従つて
CPUの速度の制御は主要な機能の１つである。

もし制御ストアPROMの各々が60＋１秒の
伝播時間を有するならば、前記の最悪の場合に
１つのPROMが上位バンク・アドレスを選択
中ならば、MLR８２に対する入力が安定状態
になる前にある事前の開始点から合計で80＋１
秒を要することになる。このように、速度を増
加するには、３つの異なる伝播時間を有する
PROMの使用が望ましい。PROM２５２は、
予備的な即ち選択／修飾ロジツク２５９により
生じる速度の減少即ち低下を補償する。
PROM２５３は、上位バンク・アドレスMUX
２５６のためアドレス指定における遅れの増加
を補償する。PROM２５４と２５５はMUX２
５６とロジツク２５９の相方を補償する。この
ように、この回路網における最悪の時間的条件
は、上下のどのバンクを使用しようとも、又ど
んな出力が生成されようとも、直接MLR２８
に送られようとも、あるいはMLRに至る前に
ロジツク２５９に送られようとも、殆んど同じ
である。もし仮に素子２５３，２５４，２５５
が素子２５１と２５２よりも早くなければ、ク
ロツク期間は、上位バンクが選択されたもので
あつたどのフアームウエア・ステツプの場合に
より長くなければならない。このため、この制
御ストアのステツプに対するサイクル・タイム
は、制御ストアPROMに対して安定なアドレ
スを生じるため次のアドレスPROMおよび上
位バンク・アドレスMUXに対する余分な時間
に対する許容度がなければならないため、更に
長くなる。

第５図に示されたロジツクに含まれる基本原
理は下記の如く要約される。制御ストア
PROMを経由するアドレス経路が使用可能状
態の経路よりも遥かに速度が遅いため、アドレ
ス経路は常に開路状態に放置され、即ち、次の
アドレスは下位バンクの制御ストアに徐々に流
れアドレスMUX２５６の出力は制御ストアの
上位バンクを僅かに流れるか、どのバンクが最
終的に使用されるかについての決定が行われ
る。これ等の制御ストアPROMの出力側を使
用可能状態にする時期になる時だけこの決定の
タイミングが臨界状態になり、この場合には真
又は偽として生じるテスト条件は分岐の経路に
従つて下位バンク又は上位バンクのPROMの
いずれかを使用可能状態にする。この使用可能
状態の経路は、使用可能な伝播の場合の15＋１
秒と比較してアドレス伝播の場合は遥かに短い
時間、即ち60＋１秒であり、このため、典形的
な制御ストア・ステツプにおいては45＋１秒そ
の間バンク選択のための決定を延期させ、又こ
れにより各制御ストア・ステツプを著しく早く
させる。

次に第７図においては、信号TCTRUE＋お
よびTCTRUE−を生成するテスト・ロジツク
３０の詳細が示される。信号TCTRUE＋は回
線２６２上のマルチプレクサ（MUX）３０２
の否定出力側に生じ、信号TCTRUE−は回線
２６１上のMUX３０４の否定出力側に生じ
る。回線２６１と２６２は第５図に示す如く
PROMに結合される。MUX３０２と３０４は
それぞれ、同じ番号を付した各入力が同じ入力
を受取るように接続された８つの入力（０〜
７）を有する。このような入力は、各々が８つ
の入力と１つの入力を有する８つのマルチプレ
クサMUX１乃至MUX８を実際に含むマルチ
プレクサ３００の８つの出力から受取られる。
マルチプレクサ３００に対する64の入力は、そ
れぞれテスト・ロジツク３０により示される如
きCPU１００に含まれる種々の機能からテス
ト条件を受取るように結合されている。テスト
された機能の条件に基いて、制御ストアの上位
バンク又は下位バンクのいずれかが使用可能状
態となり、これに従つてアドレス指定される。
選択および（又は）使用可能状態化がなされる
マルチプレクサに対する入力はその時の制御ワ
ードから受取られる制御ビツト即ち制御ストア
からの各フアームウエア・ワードによつて決定
される。

このように、例えば64の異なる信号につい
て、１つの信号がこの64の入力の内選択された
１つしか表わさないように分岐することが望ま
しい。第７図のロジツクは、１つのレベルはマ
ルチプレクサ３００を構成し他のレベルがマル
チプレクサ３０２と３０４を構成する２レベル
のマルチプレクサの使用により上記能力に最小
限度の伝播時間を提供する。第７図のロジツク
は又、同じ信号の２つの極性のいずれかに基く
このような分岐動作を可能にする。

第７図のロジツクの動作は下記の如くであ
る。マルチプレクサ３００に含まれる８つのマ
ルチプレクサの各々に対する１つの入力が否定
出力GP０乃至GP７側に伝播するよう、前記の
８つのマルチプレクサの各々の選択入力３，
４，５側において受取られる３ビツトによりそ
れぞれ選択される。これ等の３ビツトはフアー
ムウエア・ワードのTCフイールド（ビツト13
〜15）から受取られる。出力GP０〜GP７はそ
れぞれマルチプレクサ３０２と３０４の各々の
０〜７を付した入力側に結合される。マルチプ
レクサ３０２と３０４は又、その使用可能状態
の入力側で信号CRTCSP−およびCRTCSP＋
をそれぞれ受取るように接続される。信号
CRTCSP（存続および否定）も又その時のフア
ームウエア・ワード、特にレジスタ８２を介し
て送られる各フアームウエア・ワードのTPフ
イールドから受取られる。ビツト21（TPフイー
ルド）の場合は、レジスタ８２におけるビツト
21の場所における素子は実際に共に否定および
存続出力を有する双安定形素子（フリツプフロ
ツプ）である。フアームウエア・ワードの他の
ビツトに対し要求される論理レベルに応じて、
存続および否定の出力の一方又は両方が使用さ
れる。

部番SN74S251の下にTexas Instruments社
の如き半導体メーカから購入できるマルチプレ
クサ３０２および３０４は、もし使用可能入力
側の信号がロー即ち２進数零であるならば、マ
ルチプレクサの存続および否定出力のスイツチ
ングを可能にする。もし使用可能状態の入力側
のこの信号がハイであれば、出力は浮動状態で
あり、従つてハイの使用可能状態の入力を有す
るこのようなアルチプレクサはこのような構成
の場合第７図のロジツクから有効に取外され
る。このため明らかなように、いかなる場合も
マルチプレクサ３０２と３０４の一方しか使用
可能状態にならない。マルチプレクサ３０２と
３０４の出力は、各マルチプレクサの存続出力
が他のマルチプレクサの否定出力側に接続され
て謂ゆるワイアドOR回路接続を生じるように
結合される。このため、マルチプレクサ３０２
と３０４のいずれか一方が使用可能状態になる
と、信号TCTRUEが適正な極性で得られる。
ロー即ち２進数零である信号TCTRUEはこれ
が結合されるバンクを使用可能状態にする。即
ち、もし信号TCTRUE−がローであれば、下
位バンクは使用可能状態になる。

このように、第７図のロジツクの動作から明
らかなように、もし信号CRTCSP−がハイで
あり従つて信号CRTCSP＋がローであるなら
ば、MUX３０４は活動状態即ち使用可能状態
となり、信号TCTRUE−はテスト中に64の条
件の内の１つのレベル（ハイ又はロー）を反映
し、信号TCTRUE＋はこのようなレベルの反
対のレベルを反映する。もし信号CRTCSP−
がローであり従つて信号CRTCSP＋がハイな
らば、MUX３０２は活動状態即ち使用可能状
態となつて信号TCTRUE＋がテスト中の条件
のレベルを反映し、信号TCTRUE−はこれと
反対のレベルを反映する。制御ストアの上位又
は下位のバンクのどちらかが使用可能状態にな
るかは信号TCTRUE−とTCTRUE＋のどち
らがローであるかに依存する。

メモリー１０６から読出された命令のOPコ
ードはいくつかのテスト条件の１つを選択する
のに使用され、このテスト条件はMUX３００
により受取られるテスト条件とは異なるかも知
れない。この場合は、OPコード・ビツトが使
用されてMUX３００と類似の第１のMUXに
対するテスト条件又はその一部を選択し、又マ
ルチプレクサ３０２と３０４と類似する２つの
マルチプレクサも又第７図に示されるものと同
様な構成においても使用できる。テスト条件を
このように選択するOPコードは第７図のロジ
ツクから独立的に、あるいはこれと並行的に使
用することができる。もし並行的に使用される
ならば、フアームウエア・ビツトにより制御さ
れるマルチプレクサ３０２と３０４は、OPコ
ードにより制御されるマルチプレクサが使用可
能状態におかれる時使用禁止状態におかれ、あ
るいはその反対でなければならない。

MUX２５６およびこれとの接続の詳細は第
８図に示される。更に、MUX２５６は各々が
８つの入力を有する10個のマルチプレクサを含
むように示される。これ等の10個のマルチプレ
クサに対する入力は、第６図の表において識別
される信号と対応する。これ等の信号は、各分
岐タイプに対する第１の信号がマルチプレクサ
２５６に含まれるMUX１の対応する８つの入
力側で受取られるように、第６図に示された８
つの分岐タイプに対して結合される。このよう
に、MUX１はその８つの入力の各々に対して
信号NA１を結合させる。MUX２も又、その
各入力側に同じ信号（NA２）を結合させる。
MUX２５６の他の各マルチプレクサの場合
は、第１の２つの入力を除いて、入力側に結合
された信号は殆んどの場合異なるものである。
例えば、MUX３は、第６図に示す如く、XA
分岐に対する上位バンク・アドレスの第３のビ
ツトである信号XA３をその３番目の入力側に
結合させ、この第３のビツトは図示しないがＦ
レジスタ３８からその基本入力を受取るよう結
合された単なるデコーダでよく、その出力が
MUX２５６のMUX３により受取られるよう
結合される謂ゆるXA PROMの位置３からの
１ビツトである。

MUX２５６の残りのマルチプレクサの他の
入力は又、第６図に示される如き入力を受取
る。MUX１０の最初の２つの入力即ちNA(A)
およびNA(A)は更に興味あるものである。更
に、一方が他方の補数であるこれ等の２つのビ
ツトの使用は、分岐操作のための更に柔軟性が
ありかつ有効な制御ストア（PROM）の場所
の対形成を可能にする。従来技術においては、
分岐的中条件に基いてPROMの奇数の場所に
分岐し、分岐の的中しない条件においては偶数
の場所に分岐し、あるいはこの反対に分岐する
ことが公知であつた。しかし、このような従来
技術の手法は制約を有する。例えば、そのアド
レス×××00、×××01、×××10および×××
11（但し、×は２進数の１又は０である）である
４つの連続する記憶場所を想定すれば、分岐の
シーケンスは非的中又は的中条件に従つてアド
レス×××00又は×××01になり得、あるいは
別のシーケンスがアドレス×××10又は×××
11になり得る。しかし、もし仮に場所×××11
および×××01が丁度同じ情報を有するなら
ば、これ等の場所は共用できない、即ち２つの
場所は仮に同じ内容に対しても使用されねばな
らない。これは、両方のアドレスが奇数であり
許される唯一の対形成が奇偶数のアドレスに対
するものであるためである。別の従来技術の手
法においては、制御ストアにより指定される場
所のアドレス指定を生じるため非的中条件が与
えることができ、的中条件は２つの最下位ビツ
ト、例えば共に２進数１を有する更に上位のア
ドレス・ビツトにより指定されある場所のアド
レス指定を生じることができる。このように、
その２つの最下位ビツトが共に２進数１であつ
たアドレスは、その２つの最下位のビツトが２
進数零か２進数１と２進数零（どちらの順位で
も）であるアドレスを用いて対形成が可能であ
る。しかし、この手法は、その２つの最位ビツ
トの２進数１を有する（あるいはその逆、即
ち、他の対をなすアドレスを１に適当に変化さ
せた２進数零で、その最下位ビツトが共に２進
数１であるか、あるいは２進数１と２進数零で
ある）アドレスに共通アドレスを限定すること
になつた。

種々のソースに制御ストアのための次のアド
レスを生成即ち形成させるデータ処理装置にお
いては添付図面特に第５図および第８図に示す
如き装置を使用することが望ましい。更に、こ
れ等図面に示されるロジツクは、全ての場所を
更に多数の選択された場所に代るものとして使
用できるようにすることによつてフアームウエ
ア即ち制御ストアの場所の総数の減少を可能に
する。これを達成するためには、最下位のビツ
ト位置（NA10）を、分岐×０の場合はNA10
が実際にNA10ビツト、即ちその時の制御スト
ア・ワードに対してレジスタ８２から受取る
NA(A)と同じであるが、分岐×１の場合はこの
ようなビツトNA(A)の補数が使用されるように
結合する。

例えば第９図を参照すべきである。もしNA
アドレスが第１の回線上に図示の如く存在すれ
ば、下位バンク・アドレスは図示の如く同じで
ある。しかし、上位バンク・アドレスは×０又
は×１の分岐が存在するかどうかに依存する。
分岐×１の場合には、上位バンク・アドレスは
第３の回路に示される。最終アドレスは、信号
TCTRUE−が２進数零と１のどちらかである
かに依存する。もし２進数零であれば、下位バ
ンクPROMは使用可能である。このように、
第４回の回線に示す如く、最終アドレスはもし
信号TCTRUE−が２進零であれば下位バンク
に対するものである。もし信号TCTRUE−が
２進数１ならば、最終アドレスは上位バンクに
対するものとなり、分岐が×１と×０のどちら
であるかに従つて最終アドレスは第９図の回線
５および６のそれぞれに示される如くとなる。
更に、回線４上の下位バンク・アドレスは回線
５および６に示される如く上位バンクに対する
アドレスのいずれか一方と対をなすことができ
ることが判る。

このように、更に有効な記憶場所の対形式を
得ることができる。第９図に示される変更例
は、下位バンクの偶数アドレス場所が上位バン
クの偶数又は奇数のアドレス場所と対をなすこ
とができること、および下位バンクの奇数のア
ドレス場所も又上位バンクにおける偶数又は奇
数のアドレス場所と対をなすこともできること
を示している。

前述のアドレス場所の対形成は、その時のフ
アームウエア・ワードのNA10ビツトの２進数
値とは独立的にNA10ビツトの２進数値を設定
することによつて達成可能であることが判る。
例えば、分岐×０のためのNA10ビツトは、分
岐×１のためのNA10が補数である。即ちこの
場合には２進数零である限り、NA(A)の代りに
２進数１に対し設定することができるのであ
る。

２ 情報の転送の概要 この用途において特に重要なことは、中央サ
ブシステム内、および中央サブシステムと、通
信プロセサ１０９、Ｉ／Ｏコントローラ１０７
およびＩ／Ｏ装置１０８の如きシステムの諸要
素と、記憶モジユール１０６との間のシステム
即ちメガバス１０５による情報の転送である。
情報は、中央サブシステム内の諸要素間、およ
び中央サブシステムとシステムの他の諸要素間
の両方に流通する制御信号、データおよびアド
レスを含む。メガバス１０５と局部バス９は、
２つのデータ・ワード、即ち32ビツト・プラ
ス・パリテイ・ビツト、24アドレス・ビツト・
プラス・パリテイ・ビツト、および全て異なる
信号回線即ち導体上の制御信号の複数のビツト
を並列に伝送する能力を提供する。

中央サブシステム内では、カツシエ／MMU
１０３、CPU１００、SIP１０１、およびCIP
１０２の各々が中央サブシステム内の局部バス
９と接続される他の要素に関して情報のビツト
を送受するための回路要素を含む。カツシエ／
MMU１０３は更にメガバス１０５とインター
フエースし、従つてこのメガバスと接続された
他の回路要素と共に、メガバスに沿つて送られ
る情報を同様に送受するための回路要素を含
む。

メガバスおよび局部バスの作動特性は、これ
等がそれぞれに接続された２つの装置でもデー
タ、アドレスおよび制御信号のビツトを伝送す
る専用ならびに共用信号経路を介してある時点
において相互に通信することを許容する時で非
常に類似する。又、このメガバスおよび局部バ
スに沿う通信は非同期である。別の装置に対し
通信を欲するどの装置も１つのバス・サイクル
を要求する。このバス・サイクルが与えられる
と、通信の開始側の装置がマスターとなり、シ
ステム内の他のどの装置でもこれが中央サブシ
ステム内にあるかあるいはメガバスと接続され
るかの如何を問わずスレーブ装置としてアドレ
ス指定できる。

殆んどの転送はマスターからスレーブへの方
向である。応答サイクルが要求される場合、通
信開始側即ち要求側の装置はマスターの役割を
とり、１つのバス・サイクルを確保し、操作要
求を行先即ちスレーブ装置に対して送る。この
要求には、スレーブ装置がマスター装置に対す
る応答を後で直送することを可能にする操作要
のソースのチヤネル番号の形態での識別が含ま
れる。スレーブ装置が要求された操作を実行
し、要求側装置に対して応答を送らなければな
らない時、スレーブはマスターの役割をとり、
第２のバス・サイクルの間、次にスレーブの役
割をとることになる開始側の装置に対する転送
を開始する。これ等２つのバス・サイクルは両
装置間の交換を完了できる。この２つのサイク
ル（要求サイクルと応答サイクル）間のバス上
の介在時間は、この２つの要素とは無関係の要
求のため他のシステム要素によつて使用でき
る。

マスターは、局部バス又はメガバス上の他の
装置をスレーブとしてアドレス指定できる。こ
のマスターは、バスのアドレス・リード上にス
レーブのアドレスを置くことによつてこれを行
う。このため、CPU１００は局部バス９のア
ドレス・リード上に１つのスレーブ・アドレス
を結合することになるが、例えば、通信プロセ
サはスレーブ・アドレスをメガバス１０５のア
ドレス・リード上に置くことになる。前述の如
く、関与する制御リードの状態に応じて２つの
解釈のいずれかをしてメモリー照合信号
MRFEを要求させ得る24本のアドレス・リー
ドがあり得る。もしメモリー照合信号が
TRUE（２進数零）ならば、要求側の装置は記
憶モジユール１０６におけるある場所をアドレ
ス指定中である。しかし、メモリー照合信号が
FALSE（２進数１）ならば、アドレス・リード
は10ビツトのチヤネル番号と６ビツトの機能コ
ードとを含む。チヤネル番号と機能コードがア
ドレス・リードに沿つて伝送中、ソースおよび
行先装置、即ちマスターとスレーブはそれぞれ
制御情報、データ又は割込みを送りつつある。
中央サブシステム内および中央サブシステム外
のシステム装置の各々は、特定の装置内のスイ
ツチにより個々に設定された10ビツトのチヤネ
ル番号によつて識別される。

マスターはスレーブからの応答サイクルを要
求する時、WRITで示される２進制御リードの
状態によりスレーブに対する応答を表示する。
１つの状態において、WRITはスレーブ装置に
対して応答サイクルが例えばあるリード指令に
おける如く要求されることを表示し、WRITは
その別の２進数状態を有する時は、スレーブ装
置に対して応答が必要でない旨表示する。

MREFが非メモリー照合サイクルが要求さ
れかつつあることを表示する時、スレーブから
マスターに対する応答が要求される時は常に、
局部バス又はメガバスのデータ回線が要求側の
装置のチヤネル番号を含む。この時応答サイク
ルが非メモリー照合転送により要求側へ指向さ
れ、第２の半部バス・サイクル・リードとして
示される制御リードSHBCが使用可能状態にさ
れ、要求側装置に対してこれに転送された情報
がマスター装置による前に発された要求に対す
るスレーブ装置による応答であることを表示す
る。

前述の如く、チヤネル番号は、記憶アドレス
により識別されるメモリー・タイプの処理要素
を例外として、特定のシステムにおける各終点
毎に存在する。１つのチヤネル番号がこのよう
な各素子に割当てられ、全２重素子ならびに半
２重素子は２つのチヤネル番号を使用する。出
力専用又は入力専用の諸素子はそれぞれ１つの
チヤネル番号しか使用しない。チヤネル番号は
容易に変更でき、従つて１つ以上の16進数の回
転スイツチ（例、つまみ式スイツチ）が局部バ
ス又はメガバスと接続される各装置のアドレス
を表示又は設定するためこの各装置に対して使
用することができる。このようにあるシステム
が構成されると、この特定のシステムに対して
適当なようにチヤネル番号がバスと接続された
特定の各装置に対して表示され得る。多重入出
力（Ｉ／Ｏ）ポートを有する諸装置は、１ブロ
ツクの連続するチヤネル番号を必要とする。一
例として、１つのチヤネル番号の上位の７ビツ
トを割当てるため４ポートの装置が回転スイツ
チを使用でき、入力ポートを出力ポートから識
別するようにポート番号を規定するためその下
位の３ビツトを使用することができる。

スレーブ装置のチヤネル番号は全ての非記憶
転送のためのアドレス・バス上に現われ、各装
置はこの番号をそれ自体の内部に記憶された番
号（回転スイツチにより内部に記憶される）と
比較する。比較を行う装置は定義によりスレー
ブであり、その時のバス・サイクルに応答しな
ければならない。一般に、１つのシステムにお
ける２つの終点は同じチヤネル番号を割当てら
れることはない。

特定のバス機能即ちＩ／Ｏ機能は、非メモリ
ー照合サイクルの間、バス・アドレス・リード
の回線１８〜２３により表示される。機能コー
ドは入力又は出力操作のいずれかを表示し、例
えば、全ての出力機能コードは出力転送（書込
み）を表示することができ、全ての偶数機能コ
ードは入力転送要求（読出し）を表示できる。

種々の出力および入力機能がある。出力機能
の１つは、あるデータ量、例えば32ビツトがメ
ガバス又は局部バスのデータ・リードからアド
レス回線のチヤネル番号フイールドにおけるチ
ヤネル番号により表わされるシステムにロード
される１つの指令である。各データビツトの意
味は構成要素固有であるが、用語「データ量」
とは特定の構成要素の機能性に応じて記憶さ
れ、送出され、伝送される等のデータを意味す
るものとする。別のこのような出力機能は、１
つのチヤネル・アドレス・レジスタに対して例
えば24ビツトの量がロードされる１つの指令で
ある。このアドレスはメモリーのバイト・アド
レスで、前記チヤネルがデータの入出力を開始
するメモリーにおける開始場所を意味する。他
の色々な出力機能としては、特定の転送のため
のチヤネルに割当てられる記憶バツフアのサイ
ズを規定する出力範囲指令、その個個のビツト
により特定の応答を生じる出力制御指令、
PRINT指令の如き出力タスク機能、端末装置
の速度、カード・リーダーのモードの如き出力
形態表示機能等が含まれる。

入力機能は、この場合データが装置からバス
へ送られることを除く出力機能と類似の機能を
含む。このように、入力機能は、入力データ、
入力アドレス、および入力範囲の指令、ならび
示にタスク構成および入力割込み指令を含んで
いる。更に、チヤネルがその装置識別番号をバ
ス上に置く装置識別指令が含まれる。又、例え
ば、特定の装置が演算PRZTであり、これがバ
スBUSYから情報を受入れる用意があるが、
訂正不能な記憶誤りREDL、REDRがあるが、
訂正された記憶誤りYELOがあつたか、存在し
ない装置又は資源UARLに対する要求がある
かどうかを表示する種々の状況信号も含れる。

メモリー書込みおよび読出し、およびＩ／Ｏ
入力および出力の指令に加えて、メガバス又は
局部バスと接続された１つの装置がCPU１０
０の割込み又はCPI１００による特定の動作の
実行を要求することができる。

CPUに割込みを欲する装置は１つのバス・
サイクルを要求し、このバス・サイクルが許さ
れると、この装置はその割込みベクトルをこの
バス上に置き、この割込みベクトルはCPUの
チヤネル番号とその即ち転送装置自体の割込み
レベル番号を含む。もしこのチヤネル番号が
CPUのチヤネル番号であり、示されたレベル
がその時のCPU割込みレベルよりも数値的に
小さくかつCPUが別の割込みを正に受入れな
かつたならば、CPUはこの割込みを受入れる。
１つの割込みの受入れは１つのバスACK信号
により表示され、割込みの拒絶はNAK信号で
表示される。NAK信号を受取つた装置は、通
常の割込みの再開を示す信号がCPUから受取
る時即ちPRINT（割込み再開）が真である時、
割込みを要求する。CPUは、あるレベルの変
更を完了した時、従つて割込みを再び受入れる
ことが可能である時この信号を発する。マスタ
ーのチヤネル番号は、１つ以上のチヤネルが同
じ割込みレベルにあり得るため、ベクトルにお
いて使用するため与えられる。割込みレベル零
は、これが装置が割込みしないことを意味する
よう定義されているため、特別の意味を有す
る。

第１０ａ図乃至第１０ｋ図は前述のバス操作
のためのデータおよびアドレスのバス書式を示
す。第１０ａ図はメモリー書込みのための書式
を示し、24のアドレス・ビツト（０〜23）が特
定の記憶アドレスを表示しデータ・バスが表示
された記憶アドレスに対して転送されるデータ
の単ワード（ビツト０〜15）又は２倍ワード
（ビツト０〜31）のいずれかを転送する。メモ
リー読出し要求は第１０ｂ図に示され、再びア
ドレス・ビツト０〜23は読出されるべき記憶ア
ドレスを表示し、データ・バスのビツト０〜９
はメモリー読出し要求のソースのチヤネル番号
を表わす。

スレーブ装置は、メモリー読出し要求に応答
して、第１０ｃ図の書式による情報を転送す
る。アドレス・フイールドのビツト８〜17は、
それぞれデータ・バスのビツト０〜15又はビツ
ト０〜31に含まれる１又は２ワードの行先装置
（要求側装置）のチヤネル番号を含む。

第１０ｄ図および第１０ｅ図は、Ｉ／Ｏ出力
指令およびＩ／Ｏ入力指令に対する書式をそれ
ぞれ示している。出力指令においては、アドレ
ス・バスのビツト８〜17は行先装置のチヤネル
番号を含み、機能コードがビツト18〜23におい
て指定される。データ・バスは、指定された機
能コードに従つて操作されるデータの16ビツト
又は32ビツトを含む。入力信号は同様なアドレ
ス・バス書式を有し、データ・バスのビツト０
〜９において指令のソースのチヤネル番号を含
む。このように、Ｉ／Ｏ入力指令におけるデー
タ・バスは、スレーブ即ち応答装置に対して入
力指令のソースの識別を指示する。

第１０ｆ図はＩ／Ｏ入力指令に対するスレー
ブの応答を示す。アドレス・バスのビツト８〜
17は、Ｉ／Ｏ入力指令に対するデータ・バスの
ビツト０〜９に指定される如き行先装置のチヤ
ネル番号を含む。このデータ・バスは、入力指
令の結果として検索されたデータの16ビツト又
は32ビツトを含む。

第１０ｇ図および第１０ｈ図は、アドレス・
バスのビツト０〜７がデータの始めのアドレス
のモジユール番号を指定し、装置はビツト８〜
17に示されるチヤネル番号により表示される入
出力ロード（IOLD）出力指令を指定する。ア
ドレス・バスのビツト18〜23は、ロードされる
べきデータの始めのアドレスをビツト０〜15に
示される機能コードおよびデータ・バスを指定
する。第１０ｈ図に示される書式は、ビツト８
〜17における行先チヤネル番号よびビツト18〜
23における機能コードを指定する。このバス、
ロードされるべきアドレスの範囲をビツト０〜
15において指定する。

第１０ｊ図および第１０ｋ図は、CPUと関
連する諸動作に対するバスの書式を示す。各場
合におけるアドレス・バスのビツト８〜17は行
先チヤネル番号を指定し、あるCPUの動作要
求においては１つの動作コードがビツト18〜23
に指定されるが、割込み要求のこれ等のビツト
は零に拘束される。あるCPU動作要求のデー
タバスは、表示された動作と関連するデータの
16ビツト又は32ビツトを含む。このデータ・バ
スは、１つの割込み要求の間、ビツト０〜９に
おいて割込み要求のソースのチヤネル番号を、
又ビツト10〜15においてこのソースの優先順位
レベル番号を含む。

CPU１００、SIP１０１、CIP１０２とカツ
シエ／MMU１０３のカツシエ・メモリーとの
間の情報の転送に関するカツシエ／MMU１０
３の特性は、第１１図のブロツク図に示されて
いる。これは又局部バスアダプタと呼ばれる。
第１２図は、ブロツク図により、中央サブシス
テムとのシステム又はメガバス１０５のインタ
ーフエースのための、又メガバスに沿う情報の
転送の制御のためのカツシエ／MMU１０３内
部の装置を示す。これは屡々メガバス・アダプ
タと呼ばれる。

次に第１１図について考察すれば、局部バス
を構成する信号はそのソース又は行先としての
局部バスを有する如く示されている。

カツシエ・データ入力マルチプレクサ４０１
は、カツシエ・メモリー４０３に記憶するため
データの32ビツト（各々２バイトの２ワード）
を選択的に提供する。カツシエ・データ出力マ
ルチプレクサ４０１は、その局部バスのデータ
回線（LBDT0：32）に存在する32データ・ビ
ツト（プラス、合計で36ビツトになるための４
パリテイビツト）、又はその時メガバス・アダ
プタ（MBDT0：32）から供給される32デー
タ・ビツト（プラス、パリテイ・ビツト）を選
択する。局部バス・データLBDTはそのソー
スとしてCPU１００、SIP１０１、CIP１０
２、カツシエ／MMU１０７のどれかを有する
が、メガバス・データMBDTのソースは記憶
モジユール１０６、Ｉ／Ｏ装置１０８、通信プ
ロセサ１０９、又はメガバスと接続される他の
装置であり得る。メガバス・データは通常Ｉ／
Ｏ指令はメモリー読出しに対する応答として与
えられる。

カツシエ・メモリー兼登録簿４０３は、これ
も又記憶モジユール１０６に記憶されるデー
タ・ワードの選択されたグループの複写を記憶
するための非常に高速であり容量制限されたメ
モリーである。一例として、カツシエ・メモリ
ーは、カツシエ登録簿に同数のエントリを備え
た4096ワードの容量を持つことが可能である。

適当なカツシエ・メモリーの一例は、1977年
12月22日出願の、本願の同じ譲受人に譲渡され
たＴ−Joyceの米国特許出願第863091号「カツ
シエ・ストアに対する先入れ先出しアクテイビ
テイ待ち行列」において見出される。

カツシエ・メモリー兼登録簿４０３の機能お
よび動作の詳細な説明は、本願の理解には不必
要である。一般に、カツシエ・メモリーは最も
後で要求された情報を記憶し、記憶モジユール
１０６に１つのエントリが書込まれるのと同時
に、１つのエントリが書込まれる。しかし、カ
ツシエ・メモリーの保全性は常に維持されねば
ならず、従つてもし特定のある中央サブシステ
ムの外側の装置がこれも又カツシエ・メモリー
４０３に記憶される記憶モジユールにおけるあ
る記憶場所において記憶更新を行うならば、こ
のカツシエ・メモリーにおけるこのエントリも
又更新されねばならないことを理解することが
重要である。以下において説明するように、メ
ガバス・アダプタはこのような保全性の更新を
実施する。

カツシエ・メモリーの目的は、プロセサ即ち
CPU１００、SIP１０１、又はCIP１０２の内
の１つによつてアドレス指定されるデータを供
給するため必要な時間を短縮することである。
このように、メモリー読出しがこれ等のプロセ
サの１つにより要求される時は、この特定のデ
ータが記憶されるかどうかを知るためカツシ
エ・メモリーの登録簿に照合が行われる。もし
このデータが記憶されていれば、情報は局部バ
ス・データLBDTとしてカツシエ・メモリー
４０３から送られる。同様に、出力CAHIT
が、要求したデータがカツシエ４０３内にある
かどうかを信号する。

もしプロセサCIP１００、SIP１０１又は
CIP１０２の１つがカツシエ４０３において表
示された記憶場所についての更新を実施するな
らば、同様な更新を行うメモリー書込みが記憶
されたデータの保全度を確保するために記憶モ
ジユール１０６の措置を受けた場所に対して発
される。

カツシエ・メモリー４０３内部の登録簿は記
憶されたデータと関連するアドレスの行先を記
憶する。これ等のアドレスは仮想アドレス入力
マルチプレクサ４０５によつて与えられる。マ
ルチプレクサ４０５は、CPUから供給される
仮想アドレス（CPVADR）、SIPからの仮想ア
ドレス（SIVADR）、CIPからのアドレス
（CIVADR）又はメガバスからのそれ（FIAD）
から選択する。これ等のアドレスは適当なパリ
テイ・ビツトを含む24ビツトの長さである。仮
想アドレス・マルチプレクサ４０５の出力は、
カツシエ・メモリー４０３の登録簿に対する入
力として与えられるVAIN0：24である。

前述の如く、メガバスと局部バスの両者に沿
う通信は非同期的に実施される。このように、
CPU１００、SIP１０１、CIP１０２は、これ
等が情報を中央サブシステム、カツシエ／
MMU内の別の装置又はメガバス上の装置に対
して転送できる前に１つの局部バス・サイクル
を要求しなければならない。１つの局部バス・
サイクルに対する要求の第４のソースは、カツ
シエ／MMU１０３内に存在し、メガバス１０
５による情報転送の限られた数の「スナツプシ
ヨツト」を含む先入れ先出し（FIFO）メモリ
ーである。このFIFOメモリーに記憶される情
報転送は、一般にメガバスに結合される処理装
置により実施される主記憶装置書込みである。

要求信号CPREQT、SIREQT、CIREQTお
よびFIFOMTは、使用可能な局部バス・サイ
クルがある時要求側装置の１つにバス・サイク
ルを割当てる調停回路網４０７を要求するため
与えられる。このような割当ては、要求許与レ
ジスタ４０９、仮想アドレス入力マルチプレク
サ４０５、記憶照合マルチプレクサ４１１、お
よびBYADマルチプレクサ４１３に対して与
えられる使用可能状態信号CIASND、
CPASND、SIASNDおよびFIASNDにおいて
反映される。

要求許与レジスタ４０９は、１つの局部バ
ス・サイクルを与えられた要求側装置に対し送
られる使用可能信号を生成する。このように、
信号RQGTCP、PQGTSI、RQGTCIおよび
RQGTFIは、ある局部バス・サイクルのCPU、
SIP、CIPおよびFIFOのそれぞれに対する許与
を表示する値をとる。要求許与レジスタの出力
は又命令デコーダ４１５に対する入力としても
与えられる。

別の制御信号はカツシエ／MMUおよび局部
バス・プロセサ間の局部バスに送られる。信号
PRINT（割込み再開）はCPUにより生成され
てCPUがCIP、SIP又は中央サブシステムでな
い装置、即ちメガバスと結合される装置のいず
れかからの割込みを受入れることを表示する。

信号LBMCLRは通常偽であり、CPU保守パ
ネルのMASTER CLEARボタンを押す時真と
なる。LBMCLRが真の時、バス上の装置が初
期化され、これが可能な装置は品質論理テスト
（QLT）ルーチンを実施する。制御ロジツク４
１７の出力として示した信号LBQLTAは、こ
の品質テスト・サイクル実行中であること、お
よびQLTサイクルにおいて１つの誤りが検出
されたことを表示する。

システムにおける全ての電源が適正に作動中
である時LBPWONは真であり、電源故障の際
LBPWONはロジツクに対する＋55VDCのロ
スの少くとも２ミリ秒前に偽となる。バス上の
コントローラはこの時初期化を実施し、特にメ
モリーに関して必要なクリーンアツプ操作を
CPUソフトウエアが実行することを可能にす
る全てのバス通信を停止する。電源が戻ると同
時に、＋5VDCはLBDWONが真となる前にロ
ジツクにおいて安定化する。バス上のコントロ
ーラはこの＋5VDCの戻りと同時に初期化す
る。

プロセサ存在信号CPPRZT、CIPRZTおよ
びSIPRZTは、関連するプロセサが据付けられ
て中央サブシステム内で作動中であることを表
示する。プロセサ使用中信号CIBUSYおよび
SIBUSYは専用回線によつて局部バスに沿つ
て送られ、それぞれプロセサが他の操作を実施
中であるためある要求又はデータを受入れ不能
であることを示すCIPおよびSIPにより生成さ
れている応答である。

同様に、信号CITRAPおよびSITRAPはそ
れぞれCIPとSIPに始まる局部バスの専用回線
であり、バス上のこの装置以上の装置が特定の
フアームウエアの場所に対する強制された分岐
により屡々増分されるトラツプを必要とする処
理条件を検出した時点を表示する。

BYADマルチプレクサ４１３は、まとめ
BYADと呼ばれる入力信号を受取る。これ等
は、CPU、CIP、SIPおよびFIFOにより与え
られるアドレスのアドレス・ビツト２３であ
る。マルチプレクサの出力は論理装置４１７を
制御するため与えられる。BYADは、１つの
データ・ワード内の特定のバイトに対する基準
を表示する信号である。本例に実施される如
く、各データ・ワードでは16ビツトの長さであ
り、２つの８ビツト・バイトからなる。前述の
如く、局部バスは、一時にデータの１バイトし
か送れないが、データの２ワードを並列に送る
ことができる。

MREFマルチプレクサ４１１は要求調停回
路網４０７からの使用可能信号を受取り、サブ
システムプロセサ又はFIFOのどれが１つの局
部バス・サイクルを割当てられたかを表示す
る。MREFマルチプレクサ４１１はCPU、
SIP、CIP又はFIFOのどれかからの入力を選択
し（第１２図）、この選択された信号をタイミ
ング発生装置４１９に与える。MREFマルチ
プレクサ４１１に対する入力信号は、信号のソ
ースを表示する２文字の接頭辞、例えばCP、
SI、CIおよびFIを付したMREF、WRITおよ
びDBLWである。この規則は本文の説明を通
じて導入される。

前述の如く、信号WRITは、真である時、こ
れに判う転送がマスターからスレーブに対する
ものである結果として応答が予期されないこと
を表示する。この信号は偽でありかつ転送を伴
う時、マスターに対するスレーブの応答が予期
されれることを表示する。MREFはアドレ
ス・バス上の情報が記憶アドレス又はＩ／Ｏア
ドレス（チヤネル番号および機能コード）であ
るかを識別する。DBLWは、書込み操作又は
読出し要求に対する応答の間局部バスのデー
タ・フイールドにおけるワード数を表示する。

信号DBLW、BYAD、WCTL１および
WCTL２は、書込みサイクルにおいてどのバ
イトがカツシエ／MMU又はシステム・メモリ
ーに書込まれるべきかを制御するため組合わせ
て使用される。これ等は４つの２進信号で、従
つてその全ては使用されない16の可能な組合せ
を生じる。局部バスが同時にデータの２ワード
即ち４バイトを転送可能であるため、これ等は
ワードｎのバイト０とバイト１、およびワード
ｎ＋１のバイト０とバイト１であると考えるこ
とができる。WCTL１、DBLWおよびWCTL
２が全て零である時、カツシエ／MMU又はシ
ステム・メモリーはBYADの値の如何に関わ
らずワードｎのバイト０とバイト１を書込む書
込み要求を解釈する。BYAD、DBLWおよび
WCTL２が零、WCTL１が１に等しい時、ワ
ードｎのバイト０のみが書込まれる。もし
BYADとWCTL１が共に１に等しくDBLWと
WCTL２が共に零に等しい時は、ワードｎの
バイト１が書込まれる。WCTL１とWCTL２
が零に等しく、DBLWが１と等しく、BYAD
が零又は１に等しい時、ワードｎのバイト０と
１およびワードｎ＋１のバイト零が書込まれ
る。BYAD、WCT１およびDBLWが全て１に
等しくWCTL２が零に等しければ、ワードｎ
のバイト１およびワードｎ＋１のバイト０が書
込まれる。DBLWとWCTL２が１に等しく
WCTL２が零と等しく、BYADが零又は１に
等しい時は常に、ワードｎとワードｎ＋１の相
方のバイト０と１が書込まれる。最後に、４つ
の全ての制御信号が１と等しい時、ワードｎの
バイト１とワードｎ＋１のバイト０と１が書込
まれる。

タイミング発生装置４１９はMREFマルチ
プレクサ４１１から選択された出力を受取り、
局部バス９からメモリー照合又はＩ／Ｏ照合が
その時受取り中でありこれが初期要求であるか
要求の応答であるかに従つて、適当なタイミン
グ制御信号を制御論理装置４１７に与える。

信号LBLOCKおよびLBSHBCは共に独立的
な意義ならびに組合わされた意味を有する。１
と等しいLBSHBCが局部バス上を中央サブシ
ステムにおけるプロセサに送られる時、この信
号は中央サブシステム・プロセサの１つにより
カツシエ／MMUに対して前に送られた入力指
令に応答して同伴データが送られることを識別
する。MREFは不活動状態（零に等しい）で
中央サブシステムにおけるプロセサにより生成
される時、LBSHBCは前の局部バス・サイク
ルの間応答するプロセサに対して前以つて送ら
れる入力指令に対するプロセサの応答を識別す
る。要言すれば、独立的に考えれば、
LBSHBCは１つの状態において同伴するデー
タが前に受取つた要求バスサイクルに対する応
答バス・サイクルであることを規定する。

LBLOCKは、１に等しい時、読出し、修飾、
書込み（RMW）がCPUにより要求されている
ことを表示する。ロツクとは、作用的に見れ
ば、一たんこの場所がこの時メガバスと接続さ
れた装置、例えばCIP、CPU又はSIPによりア
クセスされつつあるならば、カツシエ／MMU
における特定のアドレスに対するメモリー照合
を禁止する装置である。ある特定の記憶場所を
ロツクしてある条件下での別の要求側装置によ
るアクセスを阻止する概念は公知であり、ロツ
クされた記憶場所に記憶された情報の保全性を
確保するため使用される。本発明においては、
ロツク・タイプおよびアンロツクタイプの
RMWに対してはLBLOCKは真であり、RMW
サイクルの間ロツク／アンロツク機能を指定す
るためLBSHBCと関連して使用される。この
LBSHBCは、ロツクRMW操作に対しては偽
（零と等しい）であり、アンロツクRMW操作
に対しては真（１と等しい）となる。メモリー
照合が実行中であるため、ロツクおよびアンロ
ツクPMW要求に対してはMREFも又真であ
る。LBWRITは実行中の転送、即ちマスター
からスレーブへ又はスレーブからマスターへの
転送の方向を規定するため、あるRMW操作が
前述の如くメモリーの読出し又は書込みのどち
らかを行うかを指定する。

更に説明を行えば、前記のロツクはメモリー
内のフリツプフロツプにより構成され、その条
件はロツクをセツトしあるいはリセツトするバ
ス・サイクルにより決定される。このロツクは
書込みサイクル又は読出しサイクルの一部とし
てセツトすることができ、同様にリセツトする
こともできる。ロツクが一たんセツトされる
と、書込み、テストおよびロツクのセツト又は
読出し、テストおよびロツクのセツトを試みる
装置はこの装置からのNAK応答が与えられ
る。通常の書込み又は読出しサイクルを行う諸
装置はこのロツク条件を関知せず、以下に述べ
る如くACK、NAK又はWAIT応答を受取る。

信号CPPROCは、真(H)の時、カツシエ／
MMUに対してその時の記憶要求が実行保護妥
当動作について検査されねばならないことを表
示する。これはリング番号の前に述べた概念と
関連し、又ある記憶場所が読出しのみ、又はあ
るシステム要素のみによる読出しと書込み、又
はある特定の条件下のみのアクセスのみに対し
てアクセス可能であるシステム内に確立される
アクセス階層を含む。特定の情報又は記憶場所
に対する制約されたアクセスの一般的概念はデ
ータ処理技術においては周知でであり、本発明
の特有の特徴を構成しない。もし要求された場
所へのアクセスが許されない要求側装置による
メモリー・アクセスの要求がなされるならば、
メモリーは起密保護の牴触が生じたことを表示
して誤り標識を要求側の装置に送るものである
ことを理解すれば十分である。再び、この機密
保護違法はリング番号と関連するため、この違
返に関するこれ以上の内容については前記の米
国特許出願に記載されている。

局部バス指令回線LBCMDの最初の３ビツト
はCPU、SIP、CIPの１つにより局部バスに与
えられ、チヤネル番号デコーダ４２１に与えら
れる。中央サブシステム内では、カツシエ／
MMUが対応する10ビツト（システム）のチヤ
ネル番号と関連する３ビツト（局部）のチヤネ
ル番号を使用する。このように、例えば、
CPUは局部バスのチヤネル番号000で、SIPは
同じく001で、CIPは同じく010で、カツシエ／
MMUは同じく011で示され、メガバスと結合
された装置の照合は共通のバスのチヤネル番号
111で示される。明らかなように、チヤネル番
号デコーダ４２１は、命令デコーダ４１５に対
してカツシエ又はメガバスが行先装置であるこ
とを表示し、又制御ロジツク４１７に対しては
カツシエ、メガバス、CIP、CPU、SIPのいず
れかが行先装置であることを表示する。チヤネ
ル番号デコーダ４２１は又、要求又は応答がメ
ガバス上の装置によりカツシエ／MMUに対し
て送られつつある時、メガバスチヤネル番号デ
コーダ４２２からメガバス・アドレス
BSAD15：３の３つの最下位ビツトを受取る。

LBCMD3：６は、指令コード・デコーダ４
２３にCIP、SIP又はCPUにより生成された指
令コードを供給し、あるいはメガバス指令コー
ド・ドライバ４２５（BSAD18：６）によりデ
コーダ４２３に対して与えられる指令コードを
供給する。この指令コード・デコーダ４２３
は、実行を要求される機能を表示する制御ロジ
ツク４１７に６つの出力の内の１つを与えるこ
とができる。この指令は、要求するプロセサに
よりカツシエ／MMUのセグメント記述子表に
アセンブルされるセグメント記述子のロードを
要求するLSDSCRと、セグメント基底レジス
タのロードを要求するLDSGBRと、セグメン
ト記述子の選定されたビツトのカツシエ／
MMUのモード・レジスタの選定されたビツト
のロードを要求するLDMDERと、メモリー・
アクセスを実施することなく仮想アドレスの物
理的アドレスへの変換およびこの変換されたア
ドレスの要求側への戻送を要求するXLTADR
と、CPUに対する割込みベクトルのアンロー
ドを要求するIIVCTRと、割込みレベルレジス
タのロードを要求するLVLCHGとを含む。

復号された機能に応答して実施される正確な
諸操作の正確な理解は本発明の目的および作用
の理解のためには不要である。

制御ロジツク４１７は又MMU誤り論理モジ
ユール４２７から入力を受取る。一般に、モジ
ユール４２７の出力は、データ処理システムに
とつてその時使用できない資源に対する要求の
発生、又はメモリーの機密保護の違反の発生を
反映する。一例として、もしCPUがシステム
のメモリーに内蔵されないアドレスのシステ
ム・メモリーからの読出しを要求するならば、
このアドレスはCPUにとつて使用できないも
のと伝われ、システム・メモリーはこの旨を信
号UARL（左側ワード使用できず）および
UARR（右側ワード使用できず）を介して表示
する。同様に、優先順位リング構造の違反が
CIP、SIP、CPUのいずれかによる禁止された
要求の結果として生じるならば、これは
PROV（機密保護の違反）信号により表示され
る。

制御論理装置４１７は又メガバスからカツシ
エ／MMUへ、又中央サブシステム内の諸要素
へ指向される転送を反映するFIFO（第１２図）
から直接入力を受取る。これ等の入力はFIFO
の出力としてFIMREF、FIBYTE、FIWRIT、
FISHBC、FILOCK、FIDBPL、FIDBWD、
FIREDR、FIREDL、FIYELOの如く示され
る。これ等信号のあるものの機能については論
議しなかつたが、機能信号FIBYTEおよび
FIDBWDは局部バスに関連して論議する如く、
それぞれ意議BYADおよびDBLWと対応する
ことに留意すべきである。信号FIREDR、
FIREDL、FIYELOは共にこの同じバス・サイ
クルにおいて転送されつつあるデータの保全性
を規定する。FIREDLは、真の時、同伴する転
送データが誤りであることを表示する。この信
号は読出しに対する応答と同時にシステム・メ
モリーにより使用されて、戻された最も左側の
ワードにおける訂正不能の誤りを表示する（も
し２ワードが並列に戻されるならば）。もし１
ワードしか戻されなければ、これは最も左側の
ワードであると考えられる。FIREDRは、真
である時、同伴する転送情報が誤りであること
をも表示する。この信号は、読出し要求に対す
る応答と同時にメモリーにより使用され、最も
右側の戻された（もし２ワードが並列に戻され
るならば）ワードにおける訂正不能な誤りを表
示する。

FIREDRおよびFIREDLを真にさせる誤りの
１つの事例は、戻されたデータの適当なワード
における訂正不能なパリテイの誤りであろう。
FIYELOは、第２の半バス・サイクルの間真で
あれば、同伴する転送情報が正確であるが誤り
訂正操作が実施されたことを表示する。この信
号は従つて訂正されたパリテイの誤りの如きソ
フト障害を表示し、障害が訂正不能になる前に
保守措置を考慮すべきことを意味すると考えら
れる。EDAC（誤り検出兼訂正）メモリーが使
用されると、FIYELOは真の時、例えば単ビツ
トのパリテイ誤りが検出されてメモリーにより
訂正されることを表示する。

FIDBPL（２倍引出し）の機能については後
で説明するが、一般に、１つのバス・サイクル
の間並列に転送される２ワードの代りに、単ワ
ードを連続的に転送するため２つのバス・サイ
クルが使用されなければならいことを意味す
る。

制御論理装置４１７の出力は、カツシエ制御
信号CACNTRL0：10であると表示されるとこ
ろのものを含む。これ等の信号は前記の
FICNTRL0：10信号と同じ状況信号であり、
第１２図に示されれるメガバス・アダプタによ
りメガバスに対して転送されるCAMREF、
CABYTE、CAWRIT、CASHBC、
CALOCK、CADBPL、CADBWD、
CAREDR、CAREDLおよびCAYELOからな
る。

データが現われる出力DCNNCP、DCNNSI
およびDCNNCIは応答サイクルがカツシエ／
NNUによりそれぞれCPU、SIP、CIPのいず
れかに指向されつつあることを意味する。その
各々のプロセサにより受取られる時、これ等の
信号は転送されたデータ・アドレスおよび制御
信号をプロセサの装置における適当なレジスタ
にクロツクすることを可能にする如く作用す
る。

第１１図に示されたLBINTEGRITYは、転
送されたデータの条件を表示するためCIP、
SIP、CPUのいずれかに送られる信号
LBREDR、LBREDL、LBYELO、
LBUARL、LBUARR、LBPROVを総合的に
示す。

信号INPNDGは専らカツシエとCPU間に送
られ、CPU対してその時の割込み優先順位レ
ベルよりも高い順位の割込みがカツシエ／
MMUにより受入れられたことを表示する。信
号MYCHN１およびMYCHN２はカツシエ／
MMUからCPUへ送られて、CPUに対しこれ
に割当てられたチヤネル番号を通知する。これ
等の回線はそれぞれ、カツシエ／MMUおよび
その関連したプロセサの手動操作で割当てられ
たチヤネル番号を前述の如く規定するカツシ
エ／MMUにおかれたHXRTRYスイツチ（16
進数回転スイツチ）の21と22の出力を表わす。

制御ロジツク４１７により生成された信号
LBACKRは、メガバス上の諸装置又はカツシ
エ／MMUとCPU、SIP、CIPのいずれかとの
間に公知のACKおよびNAK信号を送る。
LBACKRは、１つがACK他がNAKを示す２
つの状態を有する２進数信号である。

第１１図に示した最後の信号はLBLKNCで、
システム・メモリーに対するロツクされたメモ
リー読出し要求の間のみ重要性を有する。
LBLOCKが真でありかつアドレス指定された
記憶場所がカツシエに存在する時、LBLKNC
はシステムメモリーに対して要求された実際の
読出し操作を行わないがそのロツク・フロツプ
をセツト／リセツトしてデータをカツシエ／
MMUから戻すことを命令する。本発明のシス
テムは異なるタイプの記憶モジユール（以下に
おいて説明する）を含むことができるため、記
憶モジユールのLBLKNCに対する正確な応答
は変化する。

第１３図乃至第１５図はブロツク図により局
部バスに対するCPU、CIPおよびSIPのインタ
ーフエースを示す。CPUの構造のかなり詳細
な説明の前項１において示され、ここでは繰返
さない。本発明の理解のためには、第１３図乃
至第１５図に示したインターフエース素子のみ
について考察すれば十分である。

第１３図においては、CPUインターフエー
スは、局部バス上を局部バス・アダプタによつ
てCPUに対して送られる信号RQGTCPと
DCNNPを受取る専用インターフエース・レジ
スタ４５１を含んでいる。RQGTCPは使用可
能信号として作用して、特定のバス・サイクル
の間CPUから行先装置への情報の転送を開始
する。信号DCNNCPは第１３図のインターフ
エース素子を使用可能にして、局部バス上の情
報を受取る。

第１３図に示されたレジスタにより受取られ
あるいは送出される信号の定義については、
CPUの仮想アドレス・レジスタ４５３の出力
を除いて、前に述べた。このレジスタは、メモ
リー照合がCPUにより開始されつつある時の
仮想アドレス、又は非記憶装置に対するＩ／Ｏ
その他の通信号が要求されつつある時の行先き
チヤネル番号と対応する23のアドレス・ビツト
CPVADR0：23を送受する。出力CPBYAD
は、データワードのバイト１又はバイト２が照
合されているかを表示る単ビツト信号である。

CPU状況レジスタ４５２は殆んどの入力信
号を受取り、CPUにシステムの他の素子の条
件を通知する。状況レジスタはCPPRZTによ
るシステムにおける操作可能CPUの存在を通
知する。

CPU指令レジスタ４５７は、３ビツトの局
部チヤネル番号および６ビツトの指令データを
含む９ビツトの指令を生成する。CPUはデー
タの送受が可能であるため、CPUデータ入力
レジスタ４５９とCPUデータ出力レジスタ４
６１の相方を含む。CPUデータ出力レジスタ
４６１により示す如く、データの32ビツトはデ
ータ受取り部分に行き、４つのパリテイ・ビツ
トはパリテイビツト部分に送られる。これと同
じ機能、即ち４つのパリテイ・ビツトはCPU
データ入力レジスタ５９に復写され、実際に２
つのデータ・ワードを同時に送受するシステム
内のどの要素にも含まれる。最後に、CPUメ
モリー照合制御レジスタ４６３は、CPUによ
り要求される操作タイプを記述しアクセスすべ
きアクセス指定されたデータ・ワード内のバイ
トを定義する情報を生成する。

第１４図および第１５図は、ブロツク図に
て、CIPとSIPの局部バス・インターフエース
部分を示す。第１４図と第１５図に示される以
上の、CIPおよびSIPに内蔵される他の種々の
要素についての詳細は本発明の目的、構成およ
び機能の理解には必要でなく、又当業者により
よく理解されるものである。

第１４図においては、CIPに対する要求許与
信号（RQGTCI）は、あるバス・サイクルが
CIPに対して与えられたことを信号し、局部バ
ス上の情報の転送を可能にする。信号
DCNNCIはCIPに対して、１つのバス・サイク
ルがこれに指向されつつあること、およびこの
データがこのバス・サイクルにおいて転送中で
あることを通知する。このように、DCNNCI
はCIPのインターフエース部分におけるレジス
タがこの局部バス上に送られる情報を受入れる
ことを可能にする。

第１５図は、ブロツク図により、情報を局部
バス上のシステムの他の要素に関して送受する
ためにSIP内のインターフエース装置を示す。
本例に実施の如く、要求許与レジスタにより生
成され、かつ局部バス上をSIPに対して転送さ
れる如き信号RQGTSIは、SIPが第１５図に示
したレジスタから局部バスへの情報の転送する
ことを可能にする。SIPに対する情報転送を伴
う信号DCNNSIは、図示されたレジスタが局
部バスからの情報を受入れることを可能にす
る。

第１２図は、ブロツク図により、中央サブシ
ステムをメガバスとインターフエースするカツ
シエ／MMUの部分を示している。このメガバ
ス・インターフエース部、即ちメガバス・アダ
プタはFIFOメモリーからの前述の出力即ちメ
ガバスから転送されたデータの32ビツト、
MBDT0：32および転送されたメガバス・アド
レス、FIDA0：24を提供する。同様に、局部
バスから転送されたデータLDTR0：32と、局
部バス・アドレスLBAD0：24と、制御信号、
例えば制御ロジツク４１７（第１１図）により
生成されたCAMREF、CABYTE、CAWRIT
等は、第１２図に示された装置によつてメガバ
スに対し転送される。

第１２図の詳細について考察する前に、第１
６図乃至１８図のある部分について考擦すべき
である。これは、これ等の図がブロツク図によ
つて、本データ処理システムに使用するのに適
した記憶モジユール１０６のインターフエース
部分を示しているからである。前述の如く、局
部バスは中央サブシステム内でデータの32ビツ
トを並列に転送する容量を有する。同様に、メ
ガバスは両方向にデータの32の並列ビツトを転
送することができる。しかし、このメガバスが
記憶モジユール又は16データ・ビツトを並列で
転送するだけの容量を有する処理装置とインタ
ーフエース可能であることが本システムの特徴
である。このため、もし１バス・サイクルにお
いて中央サブシステムがデータの32ビツトをメ
ガバス上を記憶モジユール１０６に対し転送す
るためカツシエ／MMU１０３に指向させ、又
行先記憶モジユールが第１６図および第１７図
における如く16ビツトの並列受取りの能力しか
なければ、カツシエ／MMU、特にメガバス・
アダプタが２つのバス・サイクルを生じて各サ
イクルにおいて16ビツトを転送することにな
る。同様に、もし16ビツトの記憶モジユールが
２ワード即ち32ビツトの読出し要求に応答中で
あれば、メガバス・アダプタは要求された32の
全データ・ビツトが32ビツトの並列データ・フ
イールドに対して送られてアセンブルされるた
めには、このメガバス・アダプタは２つのメガ
バス・サイクルを転送中の記憶モジユールに対
して送出する。

第１２図によれば、メガバス５０１はトラン
シーバ回路網５０３に対して32ビツトのデー
タ・バスBGDT（プラス・４パリテイ・ビツ
ト）と、24ビツトのバス・アドレスBSAD（プ
ラス・１パリテイ・ビツト）と、種々の制御信
号を転送する。このメガバス上の装置の１つが
メガバスを介して特定の中央サブシステムのメ
ガバス・アダプタに対して情報を転送中である
時、トランシーバ５０３は、例えば、FIFO５
０５に対するデータBSDTの32ビツトの転送を
可能にする。しかし、転送がカツシエ／MMU
から１つのメガバス装置に対するものである
時、データLDTR0：16とMYDT0：16の32ビ
ツトがトランシーバ５０３によつてメガバス・
データ回線BSDTへ送られる。更に別の事例と
して、メガバス上を１つのメガバス装置からカ
ツシエ／MMUに対して転送される制御信号
BSBYTEはトランシーバ５０３によつてFIFO
へ送られる。中央サブシステムの出力側には、
この中央サブシステム内で生成された対応信
号、即ちCABYTEがトランシーバ５０３によ
りメガバス５０１のBSYTE回線に対し結合さ
れることになる。

メガバスに含まれる多くの制御信号は前に説
明した局部バスの制御信号の複写であり、従つ
てこれ等の信号の意味はこれ迄の論議から直ぐ
に理解されよう。これ等の信号には、
BSREQT、BSDCNN、BSWAIT、
BSLKNC、BSQLTA、BSMCLR、
BSPWON、BSPRINT、BSTRAP、BSDT、
BSAD、BSMREF、BSBYTE、BSWRIT、
BSSHBC、BSLOCK、BSDBWD、
BSREDR、BSREDLおよびBSYELOが含まれ
る。残りの制御信号については更に詳細に説明
しよう。

信号BSREQHは、メガバス上の高い優先順
位の装置からの高優先順バス要求を表示する。
真である時、信号はメガバス上の優先順位の高
いグループの１つ以上の装置がバス・サイクル
を要求したことを表示する。この信号は偽の
時、優先順位の高い装置からの継続中の要求が
ないことを表示する。信号BSREQLは、真で
ある時、メガバス上の優先順位の低いグループ
の１つ以上の装置がバス・サイクルを要求した
ことを表示する。同様に、偽である時、信号は
優先順位の低い装置からの継続中の要求がない
ことを表示する。

優先順位の高いグループと低いグループに分
類されるメガバス上の装置の概念は、本発明の
一部を形成しない。特定の装置があるデータ処
理システムの構成により異なる優先順位レベル
を割当てられることは当技術において周知であ
る。例えば、中央処理装置は低い優先順位が与
えられ、記憶装置は高い優先順位が与えられ
る。このような優先順位方式は、記憶装置があ
るメモリー読出しに応答してデータの転送が可
能である時常に、１つのバスサイクルが中央処
理装置に与えられる前に１つのバス・サイクル
がメモリーに対して与えられることを保証す
る。こような方式以後の進歩は、中央処理装置
がメモリー読出しを発して要求された情報を待
機することである。

データ回線BSTIEは、メガバス・サイクル
に対する要求を調停してメガバス上のどの装置
が次のバス・サイクルを与えられるかを決定す
るため、メガバス・アダプタにより使用される
更に別のグループの優先順位信号を表わす。回
線BSTIEにより表される信号のグループは、
各メガバス装置がメガバス・サイクルを要求で
き、かつ指定された方法でそれ自らに対するア
クセスを与えることができるように専用化され
た回線上のメガバスに沿つて送られる信号
BSIUOK、BSHUOK、BSGUOK等を含む。
メガバス装置とカツシエ／MMUの間でアクセ
スすることを指定されたシステムに許容するた
めタイ遮断ルーチンを実施する適当な装置およ
び方法は、1976年９月27日出願のMiu等の米国
特許第4050097号「データ処理装置を結合する
非同期共通バス回路網上のデータ転送のための
同期方法」に詳細に記載されている。この特許
は本発明の譲受人に譲渡され、その開示内容は
参考のため本文に引用される。カツシエ／
MMUおよびメガバス装置内のタイ遮断装置は
本発明の主題の完了な理解には不必要であり、
前記Miu等の米国特許の開示内容はこのタイ遮
断装置内に使用されるタイミング・シーケンス
および操作可能素子の詳細に依存し、この詳細
はこれ以上は本文では説明しない。

信号BSACKRおよびBSNAKRは信号
LBACKRの前に述べた値と対応する。このよ
うに、信号BSACKRはマスターからの転送を
受入れたこと、又例えば、カツシエ／MMUを
経て中央サブシステムの１つによりこれに指向
された読出し又は書込み要求に続く記憶モジユ
ールにより発することができることを表示す
る。同様に、信号BSNAKRは、特定のスレー
ブ装置に特有の諸理由によつてスレーブが転送
を拒絶することを表示する。一般に、
BSNAKRは取るべき特定の動作がソフトウエ
アの決定となるようにソフトウエア・ビジブル
に作られる。スレーブ装置が使用中であること
を表示するためこの信号が使用される場合、使
用中の条件が比較的長い期間存続することが示
唆となる。

信号BSACKR、BSWAIT又はBSNAKRを
発するあるアドレス指定されたスレーブ装置に
加え、スレーブ装置が何らかの応答を発さない
と云う別の可能性が存在する。このように、も
しメガバス・アダプタによる特定のバス・サイ
クルの間１つのデータ転送がスレーブ装置に対
して行われつつありスレーブからの応答が生じ
ないことを表示するBSDCNNの生成から数マ
イクロ秒が経過したならば、アドレス指定され
たスレーブがシステム内に存在しないことが前
提となる。各システムはバス当り少くとも１デ
ツド・マ・タイマー、即ち局部バス又はメガバ
スを含み、これが落脱したスレーブの代りに
NAKを生じる。このため、さもなければ生じ
得る作動停止をクリアする。デツド・マンタイ
マーの提供および作動はデータ処理技術におい
ては周知である。

BSWAIT応答の更なる説明として、
BSWAIT応答を受取つたマスターは前述のタ
イ遮断回路網を介する正に次のバス・サイクル
に対して演算することになる。上位の優先順位
を有するマスターは、非WAIT応答が受取ら
れる迄比較的上位の優先順位装置からのものを
除いて単一バス・サイクル毎に捕促を行う。

残るメガバス信号の機能について論述する前
に、第１７図乃至第１８図の第１２図に対する
関係を論述する。

第１６図乃至第１８図は、カツシエ／MMU
および中央サブシステムとのインターフエース
を行うためメガバスと接続できる３つの異なる
タイプの記憶モジユールのインターフエース個
所を示す。第１６図は、ブロツク図によつて、
単一巾の単引出し記憶モジユール内のレジスタ
を示す。本実施例において実施の如く、単一巾
の単引出しメモリーは、16データ・ビツトを並
列に送受でき、１つの記憶読出しに応答して１
秒半のバス・サイクルしか発することができな
いメモリーを含む。第１６図に示されたインタ
ーフエース装置は、データ入力レジスタ６０１
と、データ出力レジスタ６０３と、アドレス入
力レジスタ６０５と、応答行先エンコーダ６０
７を含む。前述の如く、メガバスと結合される
装置、例えば中央サブシステムが単一巾、単引
出しのメモリー読出しを要求する時、アドレス
情報の24ビツト、BSAD0：24がアドレス入力
レジスタ６０５に送られ、要求側の装置チヤネ
ル番号がリードBSDT0：32上をデータ入力レ
ジスタ６０１に送られる。記憶モジユールはこ
の表示された場所を読出そうと試み、もし成功
すれば、応答行先エンコーダ６０７によつて要
求側装置のチヤネル番号をアドレス・フイール
ドBSAD0：24に指向し、データの16ビツトを
データ出力レジスタ６０３に結合する。記憶モ
ジユールはBSREQTを真にさせるメモリー応
答レジスタ６０９によりあるバス・サイクルを
要求し、もしこのモジユールがタイ遮断回路に
より１つのバス・サイクルを確保してバス優先
順位レジスタ６１１によつて送受される
BSTIEを信号するならば、データ出力レジス
タ６０３のデータおよび応答行先エンコーダ６
０７の行先チヤネル番号がメガバスに転送され
る。第１６図に示した如き単一巾、単引出しメ
モリーに対するインターフエース装置は更に、
前述の如く、記憶モジユール対メガバスとのそ
のインターフエースの作動を制御する種々の信
号を送受するためシステム状況レジスタ６１３
と転送制御レジスタ６１５を含む。信号
BSQLTO、BSQLT１およびBSXTCの機能に
ついては後で述べる。

第１７図は、ブロツク図により、これも又メ
ガバスと結合される謂ゆる単一巾、２倍引出し
メモリーに対するインターフエース装置を示
す。このタイプの記憶モジユールは、そのデー
タ入力レジスタ６２１とデータ出力レジスタ６
２３によりデータの16ビツトを並列に送受する
第１６図の記憶モジユールと殆んど同じ方法で
作動する。又、メモリー応答レジスタ６２５
は、第１６図に示される記憶モジユールのメモ
リー応答レジスタ６０９と正確に同じ信号に感
応する。同様に、応答行先デコーダ６２７と、
アドレス入力レジスタ６２９と、システム状況
レジスタ６３１と、バス優先順位レジスタ６３
３は、第１６図におけるこれ等の対応部と同じ
信号を送受する。第１６図の単一巾、単引出し
記憶モジユールと第１７図の単一巾、２倍引出
し記憶モジユールとの間の大きな差は、転送制
御レジスタ６３５に見出される。第１６図にお
ける記憶モジユールの転送制御レジスタ６１５
の全ての入出力を有することを除いて、第１７
図の転送制御レジスタ６３５は別の信号
BSDPLを受取り、この信号は真の時、要求さ
れたアドレスがある記憶モジユールの境界に跨
らず、あるいは第２のアドレスがシステム・メ
モリーに物理的に存在しなければ、読出し要求
に応答して単一巾、２倍引出しアダプタモジユ
ールをして２秒半のバス・サイクルを生成させ
る。このため、読出し要求に応答して１つの16
ビツト・ワードを単に送出する代りに、単一
巾、２倍引出しはBSDBRLが真の時各々が異
なる２秒半のバス・サイクルと関連する２つの
16ビツト・ワードを連続的に転送する。単一
巾、２倍引出しモードにおいて転送可能である
利点は、単一メモリー要求が２つのデータ・ワ
ードの転送を開始することを可能にすることに
よりメモリー要求のオーバーヘツドを減殺する
ため、当業者にとつては明らかであろう。

第１８図は、ブロツク図によつて、第３のタ
イプの記憶モジユールをメガバスとインターフ
エースするため使用される装置を示す。このタ
イプの記憶モジユールは２倍巾のメモリーと呼
ばれ、２倍巾、単引出し操作（１つのバス・サ
イクルの間のデータの32ビツトの並列の転送）
が可能である。

メガバス／メモリー応答レジスタ６４９と、
応答行先エンコーダ６４３と、アドレス入力レ
ジスタ６４５と、システム状況レジスタ６４７
と、第１８図に示した２倍巾のメモリーのバス
優先順位レジスタ６４９間に送られる信号は、
第１６図および第１７図に示される記憶モジユ
ールにおける対応信号と同じである。しかし、
差異はデータ出力レジスタ６５１と、データ入
力レジスタ６５３と、転送制御レジスタ６５５
に存在する。

第一に、データ出力レジスタ６５１とデータ
入力レジスタ６５３はデータの32ビツトを並列
に取扱うことが可能である。又、更に３つの信
号がメガバスと転送制御レジスタ６５５間に送
られ、次いで第１７図のインターフエース装置
に送出される。これ等の信号はBSLKNC、
BSRESQおよびBSDBWDである。BSLKNC
の機能は、局部バスおよび信号LBLKNCに関
して前に論述した。信号BSDBWDは真の時、
メモリー要求が並列に記憶モジユールに書込ま
れるかあるいは記憶モジユールから読出される
データの32ビツトを含んでいることを表示す
る。２倍巾の記憶モジユールの転送制御レジス
タ６５５は、メモリーが32ビツト巾のデータ転
送を行う能力を有することをメモリー要求を行
う装置に対して表示するためBSACKRと関連
して32ビツトの並列のデータ転送が可能な応答
側の記憶モジユールによつて真に付勢される信
号BSRESQを更に送受する。

本発明の一特徴は、メガバス・アダプタが第
１６図乃至第１８図に関連して論述した３つの
タイプの記憶モジユールのいずれかと１つの中
央サブシステムが通信することを可能にするこ
とである。

この機能は、CPU、SIP、CIPのいずれも特
定のタイプの記憶モジユールとの通信を認識即
ち勘案することを必要とせずに達成される。こ
のように、もしCPUがシステムメモリーの２
倍巾の読出しを要求するならば、メガバス・ア
ダプタは、データ単一巾単引出しメモリー、単
一巾２倍引出しメモリー、あるいは２倍巾メモ
リーのどれに記憶されるかの如何に拘わらず要
求されたデータの32ビツトと応答することにな
る。これは、他の制御信号と共に下記の方法で
制御信号BSDBPL、BSDBWDおよび
BSRESQの特定の値を生成し認識するメガバ
ス・アダプタによつて達成される。

もし中央サブシステム・プロセサの１つが２
つのワードの並列の読出しを要求するならば、
このプロセサは局部バス・アドレス・フイール
ド（LBAD）のビツト０〜24の記憶ワード・
アドレスを供給することになり、その自らのチ
ヤネル番号は局部バスのデータ・フイールド
（LBDT）のビツト０〜９に置かれる。信号
CASHBC、CAWRIT、CADBPLおよび
CADBWDは零にセツトされ、CABYTEは零
又は１にセツトされる。カツシエ／MMUは、
トランシーバ５０３によつて、アドレス、デー
タ・フイールドを含む信号を転送し、局部バス
からメガバスに与えられる信号を制御し、デー
タをアドレス指定された記憶モジユールに転送
するバス・サイクルを発する。

もしアドレス指定された記憶場所が単一巾、
単引出し記憶モジユールにあれば、メモリー応
答は要求するチヤネル番号をアドレス・フイー
ルドBSADのビツト８〜17に置き、データの１
ワード（16ビツト）をデータ・フイールド
BSDTのビツト０〜15に置く。BSMREF、
BSWRIT、BSDBPL、BSDBWD、BSLOCK
およびBSLKNCは１にセツトされ、BSSHBC
は零にセツトされる。メガバス・アダプタは、
記憶モジユールから再び受取つた制御信号の組
合せから、データの16ビツトのみが戻されて、
要求されたデータの他の16ビツトを得るため前
転送されたアドレスを１だけ増分した後別のメ
モリー読出しを発することを認識する。

もし応答する記憶モジユールが２倍巾の記憶
モジユールであるならば、データ・フイールド
BSDTがデータの32ビツトを含み、BSDBWD
が零にセツトされ、BSDBPLが１にセツトさ
れる点において応答が異なる。カツシエ／
MMUは、メモリー要求が完了したことを認識
し、データを局部バスを介して要求側装置に転
送する。

もし読出し要求が順次送られるべき２つの16
ビツトのワードに対するものであれば、メモリ
ー要求は２ワードに対する並列のメモリー要求
と同じとなるが、CADBPLが１にセツトされ
る。単一巾、単引出しメモリーは、要求側のプ
ロセサのチヤネル番号をアドレス・フイールド
BSDのビツト８〜17に置き、データの１ワー
ドをデータ・フイールドBSDTのビツト０〜15
に置くことにより応答する。BSMREF、
BSWRIT、BSDBPL、BSDBWD、BSLOCK
およびBSLKNCは１にセツトされ、BSSHBC
は零にセツトされ、BSRESQは１となるが、
これは単一巾、単引出し記憶モジユールが
BSRESQ信号回線を受取らないためである。
カツシエ／MMUは、記憶モジユールから応答
を受取ると同時に、データの２ワードを要求さ
れたがその１ワードしか送らなかつたことを再
び認識し、このため前に要求したアドレスを増
分し、新らしいアドレスにおけるデータが提供
されることを要求し、残りの16ビツトで一たん
提供されると、要求側のプロセサに対して転送
される32ビツト・ワードをアセンブルする。

単一巾、２倍引出しメモリーは要求側の装置
のチヤネル番号をBSADのビツト８〜17に転送
し、データの１ワードをBSADのビツト０〜16
に転送し、BSMREF、BSWRIT、BSDBWD、
BSLOCKおよびBSLKNCを１に、BSSHBC
およびBSDBPLを零にセツトする。このモジ
ユールは、次に第２の１秒半のバス・サイクル
を転送し、同じアドレス・フイールドの場合
は、データの次に要求されたワードをBSDTの
ビツト０〜15に転送し、BSDBPLが１にセツ
トされることを除いて制御信号に対して同じ値
を転送する。

１つのプロセサは又２ワードが並列又は直列
に読出されることを要求できる。プロセサは
LBABのビツト０〜22を記憶ワード・アドレ
スにセツトし、それ自体のチヤネル番号をデー
タ・フイールドLBDTのビツト０〜９に置く。
CASHBC、CAWRIT、CALOCKおよび
CALKNCは零にセツトされ、CADBPLおよび
CADBWDは１にセツトされる。

プロセサ・アダプタは要求をメガバスに送
り、アドレス指定された記憶モジユールが応答
する。もし応答する記憶モジユールが単一巾、
単引出し記憶モジユールであれば、その応答は
要求側のチヤネル番号をBSADのビツト８〜17
に、又データの１ワードをBSADのビツト０〜
15に置くことになる。制御信号は、２ワードの
並列の読出し要求に関して説明したものと同じ
値にセツトされることになる。再び、メガバ
ス・アダプタは、要求されたデータの２ワード
の内１ワードだけが与えられたことを制御信号
の戻り値から認識し、次のアドレス指定された
情報のワードを得るため同じメモリーに対して
適当な読出し要求を生成する。両方の情報ワー
ドを受取ると同時に、メガバス・アダプタはこ
れ等ワードを局部バスを介して要求側装置に送
ることになる。

応答する記憶モジユールが２倍巾のモジユー
ルであつたならば、２ワードの並列読出し要求
におけると正確に同じ方法で応答し、信号
BSRESQを１にセツトすることになる。

単一巾、２倍引出しメモリーは、２ワードを
順次読出すための要求に対すると同じ方法で応
答する。

本装置は又７つのタイプの非ロツク書込みサ
イクルを行うことが可能である。各書込み要求
毎に、バス・アドレス・フイールドBSADのビ
ツト０〜22は書込まれる記憶ワード・アドレス
にセツトされる。もしデータの１バイトがその
アドレスの始めに書込まれるならば、アドレ
ス・フイールドBSADのバイト24は０にセツト
され、データ・フイールドBSDTのビツト０〜
７は書込まれるデータにセツトされる。
BSMFEF、BSWRITおよびBSYTEは零にセ
ツトされ、BSSHBC、BSDBPL、BSDBWD、
BSLOCK、BSLKNCは１に等しい。３つのタ
イプの記憶モジユールの全てはこの書込みの実
施が可能で、BSACKRとBSWAITのいずれか
を生成する。BSRESQは零に等しい。

第２のタイプの書込みにおいては、アドレ
ス・フイールドBSAD０−２２における記憶ア
ドレスによりアドレス指定されるワードの右側
バイトが書込まれる。BSAD２３は１と等しく
なるようにセツトされ、BSDTのビツト８−15
は書込まれるデータを含み、BSMREF、
BSWAITおよびBSBYTEは零と等しくセツト
され、BSSHBC、BSDBPL、BSDBWD、
BSLOCK、BSLKNCは１と等しくセツトされ
る。更に、３つのタイプの記憶モジユールの全
てはこの書込み要求の実行が可能である。

この第３のタイプの書込みは、アドレス指定
されたワードのバイト０と１が書込まれれると
ころである。BSAD２３の値は関連せず、デー
タの16ビツトはビツトBSDT００−BSDT１５
のデータ・フイールドにロードされ、
BSMREF、BSWRITは零に等しくセツトさ
れ、BSSHBC、BSBYTE、BSDBPL、
BSDBWD、BSLOCKおよびBSLKNCは１に
等しくセツトされる。このタイプの書込みも又
３つの全ての記憶モジユールのタイプにより同
様に実施される。

第４のタイプの書込みにおいては、ワードｎ
の右側のバイトよびワードｎ＋１の左側のバイ
トが書込まれる。ワードｎのアドレスはBSAD
０〜BSAD２２に置かれ、BSAD２３は１と等
しくセツトされ、データはBSDT８〜BSDT２
３に置かれ、BSMREF、BSWAIT、
BSBYTE、BSDBWDは零に等しくセツトさ
れ、BSSHBC、BSDBPL、BSLOCK、
BSLKNCは１に等しくセツトされる。２倍巾
のメモリーのみが１つのバス・サイクルにおい
てこの書込み操作を行うことができ、もしアド
レス指定された場所が２倍巾のメモリーに含ま
れるならば、BSRESQは零に等しくセツトさ
れる。メガバス・アダプタはこれ以上の動作が
この場合には必要とされないことを認識する。
もし書込みが単一巾、単引出しメモリー又は単
一巾、２倍引出しメモリーに対して向けられた
ならば、これ等のメモリーはいずれも信号回線
BSRESQを受取らないためBSRESQは１の状
態を維持する。このような場合、メガバス・ア
ダプタは、ワードｎの右側のバイトのみが書込
まれたことを認識し、ワードｎ＋１の左側バイ
トを書込む別の書込み要求を発する。

第５の書込み要求ではワードｎの両バイトと
ワードｎ＋１の左側バイトが書込まれる。この
場合、ワードｎのアドレスはアドレス・フイー
ルドBSAD００〜BSAD２２に置かれ、BSAD
２３は零又は１にセツトされ、データはBSDT
０〜BSDT２３に置かれ、BSMREF、
BSWRITおよびBSDBWDは零に等しくセツト
され、BSSHBC、BSBYTE、BSDBPL、
BSLOCK、BSLKCはもしこれが２倍巾のワー
ドであアドレス指定された場所がこれに含まれ
るならば、BSRESQを零に等しくセツトする
ことにより応答する。もしメモリーが単一巾、
単引出し又は単一巾、２倍引出しのタイプであ
れば、第４の読出しタイプの場合と同じ理由か
らBSRESQは１に等しくセツトされ、メガバ
ス・アダプタはワードｎ＋１の左側バイトを書
込む新らしい書込み要求を生成する。

書込み要求タイプ６は、ワードｎの右側バイ
トとワードｎ＋１の両側のバイトの書込みを呼
出す。ワードｎのアドレスはBSAD０〜BSAD
２２に置かれ、BSAD２３は１に等しくセツト
され、データはBSDT８〜BSDT３１に置か
れ、BSMREF、BSWRIT、SBYTE、
BSDBPL、BSDBWDは零に等しセツトされ、
BSSHBC、BSLOCKおよびBSLKNCは１に
等しくセツトされる。再び、もし書込みされた
メモリーが２倍巾のメモリーであれば、
BSRESQは零に等しくセツトされてデータの
３つの全てのバイトが１バス・サイクルで書込
まれたことを表示する。もし書込みメモリーが
２倍巾のメモリーでなければ、メガバス・アダ
プタはワードｎ＋１の２バイトを書込む第２の
書込み要求を発する。

最後の書込み要求タイプは１時に２ワード即
ちデータの32ビツトを書込むためのものであ
る。ワードｎのアドレスはBSAD０〜BSAD２
２に置かれ、BSAD２３は零又は１にセツトさ
れ、データはBSDT０〜BSDT３１に置かれ、
BSMREF、BSWRIT、BSDBPL、BSDBWD
は零に等しくセツトされ、BSSHBC、
BSBYTE、BSLOCKおよびBSLKNCは１に
等しくセツトされる。書込みタイプ４〜６の場
合のように、もし書込みメモリが２倍巾のメモ
リーであれば、読込みが成功する時BSRESQ
は零に等しくセツトされる。もしそうでなけれ
ば、メガバス・アダプタは、データの最初の16
ビツトしかワードｎに書込まれなかつたことを
制御信号の値から認識し、このためBSDT１６
〜BSDT３１をワードｎ＋１に書込む第２の書
込み要求を生じる。第２の書込みサイクルの必
要はBSRESQが零に等しいことから明らかで
あろう。

次に再び第１２図において、信号回線
BSQLTOおよびBSQLTIはメガバスの一部と
して含まれ、ある条件下で内部論理テストを実
施する能力を提供する。信号BSQLTOはシス
テムの物理的な最上段で開始され、バス上の第
１の装置にBSQLTIを入れ、この場合、AND
ゲートにより特定の装置がその論理テストを完
了したことを表示する信号と論理的に組合わさ
れる。この装置から、ANDDゲートの出力は
プロセスが反復されるBSQLTOとして次の装
置へ送られる。システムの物理的最下段におけ
る信号は偽の場合、システムにおける各装置が
その論理テストを成功裡に完了したことを表示
する。常駐論理テストを持たない各装置は内部
でBSQLTIとBSQLTOを一緒に結合しなけれ
ばならない。信号回線BSQLTAはメガバスの
全長にわたり活動状態にあり、システムの最下
底段から適当なデイスプレイと結合される
CPUの制御パネルに対して完成した連続性お
よび論理テスト信号を送るように作用する。シ
ステム内で全てが適正に作動中である時は
BSQLTAは通常偽となるが、論理テストの始
めにおいては真にセツトされる。システムにお
ける全ての品質論理テストの成功裡の完了によ
りBSQLTAを偽に戻す。本願と同期日に出願
された本願の譲受人に譲渡されたE.W.Carroll
等の米国特許出願 号「データ処理システ
ム用の操作保全性を決定するための自己評価シ
ステム」は本コンピユータ・システムの品質論
理テスト装置と関連する。

信号BSEXTCとBSTIMRはメガバスに使用
される雑用信号で、特に本願とは関連がない。
RSTIMRは本システムにおける各電源によつ
て特定のカード・ケージ内の回路盤に与えら
れ、各回線周波数（（60Hz又は50Hz）において
確実な変換を行う。BSEXTCは１ブロツクの
５つの隣接カードにを１つに結合し、低い周波
数に外定された外部信号を接続する設備を含
む。

メガバス・アダプタはある中央サブシステム
に対して内蔵されたCPU、SIP、CIPがシステ
ムのメモリーの書込み読出しを行うと共に指令
をメガバス上の他の装置に送る能力を提供す
る。メガバス・アダプタは２つの殆んど独立的
なデータ経路を含む。第１のデータ経路は中央
サブシステムが情報をメガバスに対して送出す
ることを許容する。これは、データ
（LDTR16：16、MYDT0：16）、アドレス
（MYAD：24）および制御信号（CAMREF〜
CAYELO）をメガバス上の対応するリードに
対して転送するトランシーバ５０３の右側にお
ける入力により可能状態にされる。第２のデー
タ経路は、中央システムに対し指向されメガバ
スと接続された諸装置により生成された情報が
メガバスから局部バスに通過することを許容す
る。これは、例えば72ビツトの情報の記録又は
転送を記憶する能力を有するFIFO記憶レジス
タによつて達成される。FIFO５０５は、中央
サブシステム又は書込みが行われる主記憶装置
に対しては情報転送が指向される時常に、メガ
バス・データBSDT00：36、メガバス・アドレ
スBSAD00：25およびメガバス制御信号
BSMREF〜BSYELOを受取る。この情報は
FIFOに書込まれ、他の即時動作は行われない。
これは局部バスおよびメガバスが殆んど完全に
非同期的に作動することを可能にし、このため
当業者には認められるように両方のバスの効率
を非常に増大する。

FIFO５０５に記憶される情報は、局部バス
に対してデータMBDT0：32、アドレス
FIAD0：24、および制御信号FIMREF〜
FIYELOとして送ることができる。前述の如
く、カツシエ・データ入力マルチプレクサ４０
１（第１１図）はメガバス・データMBDT0：
36を受取り、仮想アドレス入力マルチプレクサ
４０５はFIFO５０５から転送される如くメガ
バス・アドレスFIAD0：24を受取り、メガバ
ス制御信号は共通回線FICNTRL0：10により
表示される如く制御ロジツク４１７に送られ
る。

書込みアドレス・レジスタ５０７はメガバス
情報のFIFO５０５へのローデイングを記憶し、
読出しアドレス・レジスタ５０９は第１１図に
示された如き局部バス・アダプタに対する
FIFOに記憶された情報の転送を記録する。メ
ガバス書込みデテクタ５１１は入力BSWAIT、
BSNAKR、BSACKR、BSDCNN、
BSWRITおよびBSMREFを受取り、信号にお
けるあるパターンを検出すると同時にFIFO制
御装置５１３に対してロード指令を生成する。
FIFO５０５に最後に記憶された情報が保管さ
れるならば、FIFO制御装置５１３は
WRTINCにより示される如き書込み制御信号
を生成し、これを書込みアドレス・レジスタ５
０７に与えてメガバス５０１からトランシーバ
５０３に送られる次の情報をFIFO５０５の次
の使用可能なアドレスに記憶させる。しかし、
もしFIFO５０５に前に書込まれた情報が保管
されないことが判断されるならば、新なしく送
られた情報が最後に送られた情報に重ね書きさ
れることを許容される。

FIFO制御装置５１３は又典型的な信号
REDINCを生成し、これを読出しアドレス・
レジスタ５０９に与えてFIFO５０５から局部
バス・アダプタにおける適当な受取り装置に対
する情報の転送を制御する。

FIFO５０５に記憶される情報転送のタイプ
は、例えば、これも又メガバスに結合される別
の処理装置によりメガバスに結合される主記憶
装置モジユールに送られた主記憶装置書込みで
ある。前述の如く、カツシエ／MMUは、この
ような主記憶装置書込みが行われる時常に更新
された状態に維持されねばならず、このためメ
ガバス書込みデテクタ５１１が主記憶装置書込
みを検出する蒸は常にデータはFIFO５０５に
捕捉される。この捕捉された情報はFIFO５０
５を徐々に通過し、必要に応じてカツシエ・メ
モリーを更新するよう局部バス・アダプタに転
送されるために、局部バス・サイクルに対する
要求を開始する。

FIFO５０５により捕捉される第２のタイプ
のサイクルは、メガバスと結合され中央サブシ
ステムのSIP又はCIPに指向される処理装置に
より始まるテスト指令である。このようなテス
ト指令は、メガバスに置かれる時、書式にいて
Ｉ／Ｏ操作と類似し、これが送られるSIP又は
CIPのチヤネル番号を含む。もしこのチヤネル
番号が中央サブブシステムに配されたものを表
示すると判定されるならば、情報はFIFO５０
５に捕捉される。これは又、FIFO要求を局部
バス上に送らせ、適当な情報のアドレス指定さ
れたCIP又はSIPへの転送を惹起させる。

FIFO５０５に捕捉される第３のタイプの転
送は、中央サブシステムにおけるCPU、SIP又
はCIPにより示される読出し要求に対するメモ
リー応答である。このような応答は先入れ先出
し順の情報のフローに保持されねばならず、メ
モリーの応答はメガバス上の１秒半のバス・サ
イクルの形態をとるため、この応答はFIFO５
０５によつて受入れられねばならず、FIFO要
求を局部バス・アダプタに、従つて要求側のプ
ロセサおよびカツシエ・メモリーに送らせる。

FIFO５０５、メガバス書込みデテクタ５１
１およびFIFO制御装置５１３の別の特徴は、
これ等が、FIFO５０５の記憶容量を超えない
ことを保証するため情報をFIFO５０５からカ
ツシエ・メモリー又は局部バス・プロセサへ転
送するよう局部バス・アダプタを強制するよう
作用することである。これは、カツシエ・メモ
リーの制御を局部バスから取上げ、中央サブシ
ステムの外部の処理装置により前に検出された
主記憶装置の書込みと対応するカツシエにおけ
る更新を行うため必要な指令を生成するメガバ
ス・アダプタによつて達成される。これ等のカ
ツシエ更新は、FIFOを空にし、あるいはFIFO
がもはや主記憶装置の書込みと対応する情報を
含まないことを検出するため必要な如き回数だ
け行われる。FIFO５０５がオーバーフローさ
れ得る理由は、メガバスと接続される中央サブ
システムの優先順位がメガバス上の他の処理装
置と比較してローにセツトされ得るためで、こ
れにより種々のメガバス情報転送がFIFO５０
５に記憶できるある長い期間メガバス・アダプ
タがメガバスが対するアクセスを得るよう試み
ることができる。信号FIFOMTは偽の時、
FIFOは空でなく要求調停回路網に与えられて
局部バス・サイクルをFIFOに許与させること
を表示する。

第１２図に示す如く、メガバス・データを局
部バス・アダプタに転送するためのメガバス・
アダプタ内のデータ経路が２つのサブ経路に分
割される。データの16ビツト（MBTD0：16）
ORゲート５１５により送られ、データの16ビ
ツト（MBDT16：16）はマルチプレクサ５１
７によつて送られる。ORゲート５１５の入力
は、割込みレジスタ５１９からのMBIN0：16
と、１秒半のバス・サイクル・レジスタ５２１
からのMBSH0：16と、FIFO５０５からの
FIDT0：16である。マルチプレクサ５１７に
対する入力は、FIFO５０５から送られる左右
のデータ・ワード、即ち、それぞれ、
FIDT0：16とFIDT16：16である。

割込みレジスタ５１９はメガバスから転送さ
れた割込みを一時的に記憶することをメガバス
アダプタに許容し、これによりその時の命令が
何であれ割込み状態をとる前にその実施を完了
することをCPUに許容する。これはCPUの数
記憶サイクル隔てられ、割込みレジスタ５１９
を提供することによつて、メガバス・アダプタ
による割込みの受入れが確認され、割込み自体
はCPUがその処理ができる迄別に記憶するこ
とができる。CPUが割込み可能状態に入る時、
これはある指令を局部バスを介してメガバス・
インターフエースに送出する。この指令は割込
みレジスタ５１９に与えられる回線SNDINT
により信号されて、MBIN0：16のORゲート
５１５に対する転送、従つて局部バス・アダプ
タに対する転送を可能にする。

１秒半のバス・サイクル・レジスタ５２１
は、中央サブシステムが２ワードの並列転送を
要求するがデータを転送するメガバス上の記憶
モジユールは２倍巾のワードの転送能力は持た
ない前述の状況を可能にする。このようなメモ
リーは、隣接するメガバスの１秒半のバス・サ
イクルにおいて２ワードを直列に送る前述の単
一巾、２倍引出しメモリーか、送られたワード
毎に１つの記憶サイクルを要求する単一巾、単
引出しメモリーである。実際にデータの要求さ
れた２ワードが並列に転送されない時、１秒半
のバス・サイクル・レジスタ５２１は最初の転
送されたワードを記憶し、２番目の転送された
ワードはFIFO５０５に書込まれる。FIFO５０
５におけるこのワードが出力側に現われる時、
MBSH0：16は、マルチプレクサ５１７に対す
るFIDT0：16の転送と同時に、１秒半のバ
ス・サイクルレジスタ５２１からORゲート５
１５へ転送される。これにより適正なシーケン
スで要求されたデータの32ビツトをアセンブル
する。

データの32ビツトの全てが１つのバス・サイ
クル内で受取られるならば、このビツトは
FIFO５０５に転送され、FIFOから出力される
と同時に、局部バス・アダプタに転送される。
FIFO0：16はORゲート５１５に対し使用可能
状態にされ、FIFO16：16はマルチプレクサ５
１７に対する入力として選択される。

マルチプレクサ５１７は又、モードＩ／Ｏア
ドレスがメガバスから中央サブシステムにおけ
るCIP又はSIPに対して転送されねばならない
あるテスト・モード操作の間選択される第３の
入力FIAD0：７を受取る。このような操作に
おいては、メガバス上の装置は１つのアドレス
の一部として解釈される16ビツトを回線
MBDT0：16上に置き、８ビツト以上を
BSAD0：７上に置く。これ等はFIFO５０５に
送られるため、データ・ビツトはFIDT0：16
となり、アドレス・ビツトはFIAD0：７とな
る。データ・ビツトはORゲート５１５により
MBDT0：16に送られ、マルチプレクサ５１７
は８つのアドレス・ビツトをMBDT16：８と
して選択され、零はデータ・フイールドの残り
を充填する。16ビツトに対してデータ・フイー
ルドを、又８ビツトに対しアドレス・フイール
ドを使用することにより、16データ・ビツトを
並列に転送することだけが可能な装置によりテ
スト・モード操作の構成が可能である。

データは局部バスから32本の専用回線
LDTR0：32（プラス、４パリテイ・ビツト）
を介してメガバスに送られる。このデータ回線
は、前に述べた16進数の回転スイツチによりセ
ツトされる如く回線MYCHN上をデータ出力
マルチプレクサ５２３に送られるカツシユ／
MMUのチヤネル番号と共にデータ出力マルチ
プレクサ５２３に対し入力側として提供され
る。データ・マルチプレクサ５２３の出力は出
力データ・フイールドMYDT0：16の１６ビツ
トを含む。LDTR16：16も又、32ビツト巾の
出力データ・フイールドDSDT0：32が
LDTR16：16、LDTR0：16、又は最も左側の
16ビツトのMYCHNおよび最も右側の16ビツ
トのLDTR16：16からなるようにメガバス・
データ・トランシーバ５０３へも直接与えられ
る。データ出力マルチプレクサ５２３の目的
は、局部バス上の行先処理装置のタイプに従つ
て、カツシエ／MMUが32ビツトを並列にある
いは２つの16ビツト・ワードを順次転送するこ
とを可能にすることである。

信号MYCHNは、又、アドレス・フイール
ドBSAD11：９の９ビツトと共にチヤネル番号
デコーダ５２５に与えられる。これは、メガバ
ス・アダプタが応答がその関連する中央サブシ
ステムに指向されつつあるかどうかを判定する
ことを可能にする。もしそうならば、信号
IHSAMEが真に駆動され、割込み制御レジス
タ５２７に与えられる。レベル・コンパレータ
５２９は、フイールドBSDT10：６におけるメ
ガバスからの割込み要求およびその時の
LDTR26：６におけるCPU時間をとるプロセ
スのレベル番号と共に送られるレベルを受取
る。レベル・コンパレータ５２９の出力は割込
み制御装置５２７に対する入力として与えら
れ、この制御装置はもし要求された割込みのレ
ベル番号がその時CPUにより処理されつつあ
るレベルよりも大きい（より高い優先順位の）
場合にMYINTを真に駆動する。

ALUアドレス生成装置５３１は、アドレス
指定されつつあるメガバス上の装置のタイプに
応じて適正なアドレスを生成させるためメガバ
ス・アダプタにより使用される。ALUアドレ
ス生成装置５３１はLBAD0：23上で局部バ
ス・アドレスを受取り、アドレスを０又は１だ
け増分する能力を有する。もしLBAD0：23に
より要求されるアドレスが２倍巾、又は単一巾
で２倍引出しメモリー内にあれば、このような
メモリーは要求された32ビツトを転送すること
が可能であるため、出力アドレスMYAD0：23
を増分する必要はなくなる。しかし、もしアド
レス指定される記憶モジユールが単一巾、単引
出しメモリーであれば、最初トランシーバ５０
３によりMYAD0：23がBSAD0：23に送られ、
次にメガバス・アダプタは、ALUアドレス生
成装置５３１がMYAD0：23＋１をBSAD0：
23に与える新らしい読出し又は書込みサイクル
を生成する。これは、記憶モジユールにおける
適正な２ワードをアドレス指定させ、メガバ
ス・アダプタに向つてメガバス上に送出され
る。

メガバス・アダプタは更に、メガバス処理装
置による要求と、中央サブシステムのプロセサ
による前の要求に対するメガバス処理装置によ
る応答の相方に対するカツシエ／MMUの応答
を制御するためメガバス・スレーブ・モード・
ロジツク５３３を含む。

同様に、メガバス・アダプタは、局部バスか
らの制御信号、即ちCAWRIT−CABYTEに
応答して１つのメガバス転送を開始するメガバ
ス・マスター・モード制御ロジツク５３５を含
む。メガバス・マスター・モード制御ロジツク
５３５およびメガバス・スレーブ・モード応答
ロジツク５３３は性格的には周知のものであ
り、本発明の特徴は構成しない。広義的には、
これ等の論理装置は、メガバスがトランシーバ
５０３を経てメガバス上に出て行く時間データ
およびアドレスに対し必要なDCNNを生成す
ることを可能にする。このロジツクも又メガバ
スに戻る応答のためのACK、NAKおよび
WAITを生じる。このような信号は、従来技
術のCPU装置、コントローラおよびメモリ
ー・インターフエースにおいては標準的なもの
である。メガバス・スレーブ・モード応答ロジ
ツク５３３およびメガバス・マスター・モード
制御ロジツク５３５に対する回路およびメガバ
ス・マスター・モード制御ロジツク５３５につ
いては、詳細な論理回路の説明時に更に論述す
る。

３ 局部バス・アダプタの望ましい実施例の説明 前述の如く、中央サブシステム内のカツシ
エ／MMUは、CIP、SIP、CPU、カツシエ／
MMU間の局部バス上の情報の転送を制御する
ための局部バス・アダプタを含む。局部バス・
アダプタ内の関連する装置については、第２０
ａ図乃至第３２ｂ図の詳細な論理ブロツク図
（LBD）に示される。本発明の理解を容易にす
るため、第２０ａ図および第２０ｂ図の如くａ
部分とｂ部分の相方を有する第２０ａ図乃至第
３２ｂ図のいずれも図の残部から切離して第１
９図に示す如く並列位置に並べるべきものであ
る。このように、ａおよびｂ部分を有する各図
は集合シートと呼ぶことができる。カツシエ／
MMUの局部バスアダプタの基本的構造および
作用については第１１図、第１３図乃至第１５
図に関して説明したが、以下の論議は局部バ
ス・アダプタの望ましい実施態様の付加的な説
明を提供するものである。

第２０ａ図乃至第３２ｂ図の詳細な論理回路
図は、商業的なICメーカから入手可能な公知
の標準的な集積回路の論理作用チツプを示す。
個々の部分識別コードは図示された各素子に付
されている。例えば、第２０ａ図のマルチプレ
クサ０１Ａ０６は、Texas Instruments社によ
り部番74S64として市販される標準的なマルチ
プレクサ回路チツプである。実際に、74で始ま
る商品表示を有する回路チツプはいずれも
Texas Instrumentsにより製造されたものであ
り、この回路のこれ以上の内容については
Texas Instruments社刊行の「設計技術者のた
めのTTLデータ・ブツク」第２版（1976年）
に見出すことができる。このような商品記号は
当業者にとつて明らかであろう。

第２０ａ図、第２０ｂ図、第２１図は仮想ア
ドレス・マルチプレクサ４０５（第１１図）の
実施例を示す。第２０ａ図の回路０１Ｂ０６に
ついて一例として説明する。この回路は、多重
入力を有する４つのANDゲートと、このAND
ゲートの出力を受取るORゲートを含む。４つ
のANDの内の１つだけが同時に全入力が１に
等しく出力VAIN００（アドレス・フイールド
のビツト０）を生成する。第１のANDゲート
は信号ENMBA１、LOGIC１、FIAD００お
よびLOGIC１を受取る。FIAD００は、前述の
如く、第１２図に示したメガバス・アダプタの
FIFO５０５から与えられる。ENMBA１と
LOGIC１は第２７ｂ図に示される回路により
生成される使用可能信号である。第２７ｂ図の
ドライバ０１Ｄ２５は要求調停回路網４０７か
ら割当てられた信号を受取り、メガバス・アド
レス、SIPアドレス、CIPアドレス、又はCPU
アドレスに対する使用可能信号を生じる。この
ように、もしFIFOが１つの局部バス・サイク
ルを割当てられたならば、ENMBA１は１と
なり、ドライバ０１Ｄ２５の他の出力は偽とな
る。信号LOGIC１はこれも第２７ｂ図に示さ
れるドライバ０３Ｄ２５によつて生成される。
LOGIC１は、入力ZGNDB１９におけるその
対応信号が偽であるがドライバ０３Ｄ２５に与
えられる時反転されるため、常に真である。ド
ライバは又ZGNDB１９によつても使用可能と
なる。このように、もしFIFOが１つのメガバ
ス・サイクルを割当てられると、マルチプレク
サ０１Ｂ０６（第２０ａ図）の最上段のAND
ゲートに対する全入力が使用可能状態となり、
VAIN００はFIAD００の値を有する。マルチ
プレクサ０１Ｂ０６に対する残る３つのAND
ゲートは、前述のドライバ０２Ｄ２５の使用可
能出力と、CPU、SIP、CIPにより与えられる
如きアドレスのビツト０を受取る。マルチプレ
クサ０１Ｂ０６がVAIN００をしてCPU、
SIP、FIFOのどれかが使用可能状態にされる
ことにより供給されるアドレス・ビツトの値を
取らせることは明らかである。

第２０ａ図、第２０ｂ図および第２１図にお
ける残りの回路は回路０１Ｂ０６と同じ方法で
作動して、第２１図のマルチプレクサ回路０１
Ｄ０７を除いて、VAIN０〜２３のビツト０〜
22を組合せて生成する。このマルチプレクサ回
路は、前に定義した信号ENMA１により使用
可能状態にされ、４つの2X1マルチプレクサを
含む。第１のマルチプレクサは第１１図に示し
たBYADのマルチプレクサ４１３に対応する。
これはNNMBA１の値に従つてLBBYAD又は
FIAD２３のいずれかを選択し、出力信号
VBYHADを生成する。

信号VBYTADは、２つのバイトの内のどち
らがメモリーに関して読出され書込まれるかを
表示する２進信号である。信号ERRCLRは第
２のマルチプレクサの両入力側の入力として与
えられ、このため第２のマルチプレクサの出力
は値ENMBA１とは無関係にERRCLRである。
第３のマルチプレクサ回路はその２つの入力側
で局部バスに対するある物理的アドレスの転送
が使用可能状態にされることを意味する信号
ENPALBを受取り、このため第３のマルチプ
レクサ回路の出力はENPALBである。マルチ
プレクサ０１Ｄ０７の最後のマルチプレクサ回
路は入力としてAPWRITとRQGFIを受取り、
出力LMBWRTを生成する。RQGTFIは要求
許与レジスタ４０９の出力であり、FIFOおよ
びメガバス・アダプタが次の局部バス・サイク
ルを与えられたことを意味する。WRIT信号で
あるAPWRITは、局部バス転送が生じる方向、
即ちこれがメモリーへの要求又は書込みである
かメモリーからの応答であるかを表示する。こ
のように、LMBWRTは、情報がメガバス・
アダプタから局部バスへ、あるいは局部バスか
らメガバス・アダプタへのどちらに転送中かを
表示する２進信号である。

第２２ａ図および第２２ｂ図は、LBAD０
０〜LBAD２３の値を生じるマルチプレクサ
回路を示す。一例として、マルチプレクサ０１
Ａ０３は４つのマルチプレクサ回路を含む。第
１のマルチプレクサ回路は入力としてPAMR
００とVAIN００を受取る。前述の如く、
VAIN００は第２０ａ図の回路０１Ｂ０６の出
力である。PAMR００はカツシエ／MMU内
で生成される信号で、メガバスと接続される記
憶モジユールの１つにおける実際の物理的アド
レスのビツト零と対応する。LBAD００は選
択仮想アドレスの値又は物理的アドレス信号
SVAEPAに従うその２つの入力の１つの値を
とる。このように、もしLBAD００が物理的
アドレスの値をとるならば、SVAEBAは偽の
値をとり、LBAD００が仮想アドレスを反映
しSVAEPA００が仮想アドレスを反映するな
らば、SVAEBAは真となる。

ドライバ１０Ａ０８およびORゲート０８Ａ
０８，０８Ｂはアドレス・フイールドと共に送
られるパリテイビツトを生成するため使用され
る。

第２２ａ図および第２２ｂ図に示される残り
のマルチプレクサ回路は、これ等がアドレス入
力回線の異なるビツトを受取りアドレス出力回
線の異なるビツトを生成することを除いて、前
述のマルチプレクサ回路０１Ａ０８と同様に作
動する。これ等の付加的なマルチプレクサ回路
の作用の詳細は当業者にとつては明らかであろ
う。

第２３ａ図および第２３ｂ図はカツシエ・デ
ータ入力マルチプレクサ４０１の一実施例を示
す。この実施例は、信号ENMBLRにより制御
されLD−LDTR（ロード・データ回線LDTR）
により使用可能状態にされる16の２×１マルチ
プレクサを含む。ENMBLRが真である時、メ
ガバス・データ（MBDT）は出力LDTRに対
して使用可能状態になる。ENMBLRが偽の場
合は、局部バス・データ（LBDT）がLDTR
に対して使用可能状態となる。ENMBLRは第
２７ａ図に示す如く、インバータ０１Ｂ２５と
ORゲート０１Ａ２５の出力である。

第２４ａ図と第２４ｂ図は、カツシエ・メモ
リの一部と、出力データLBDT0：32（プラス、
４パリテイ・ビツト）を提供する登録簿403の
一実施例を示す。一例として、LBDT００は
３つの入力CADO００、L2DO００および
SEGD２４からORゲート１１Ａ１４（第２４
ａ図）により生成される。ORゲート１１Ａ１
４に対する入力信号はカツシエ・メモリー内で
生成されるが、本発明の理解のためには、もし
１つの要求されたアドレスがカツシエに存在す
るならばその関連するデータはCADOデータ
回線上に与えられることを知れば十分である。
これ等のORゲートは局部バスのデータ信号
LBDT００〜LBDT３２のソースを示す。

第２４ａ図に示されるのは局部バス指令フイ
ールドLBCMD3：６のソースである。これ等
の信号は、それぞれ入力FIAD１８〜FIAD２
３からドライバ回路０１Ａ１４と０３Ａ１４に
より生成される。同様に、ドライバ回路０３Ａ
１４は、FIFOの第２半バス・サイクル
FISHBCから局部バスの第２半バス・サイクル
LBSHBCを生成する。ドライバ０１Ａ１４と
０３Ａ１４は信号MBCYCL（第２８図のイン
バータOYD２６と第２７ｂ図のORゲート０９
０２５から）により使用可能状態になり、この
信号は局部バス・サイクルがメガバス・アダプ
タに与えられて情報をFIFO５０５から第１１
図に示される局部メガバスアダプタに転送する
時は常に生成される。

第２５図は要求調停回路網４０７の一実施態
様を示す。同図に示す如く、OR回路０３Ｂ２
６は要求信号CPREQT、SIREQT、CIREQT
およびFIREQT（RIFOMIが真でない時生成さ
れる）を受取り、要求信号の一つが真である時
常に要求活動化信号RQACTVを生成する。割
当てられた信号CPASND、SIASND、
CIASNDおよびFIASNDは、それぞれANDゲ
ート０５Ｂ２６，０７Ｂ２６，０９Ｂ２６およ
び１１Ｂ２６により生成される。これ等の
ANDゲートはそれぞれ、ORゲート０１Ｂ２６
から生成された局部バス要求禁止信号
LBRQIHを意味する入力信号を受取る。この
ORゲートは、更に、１と等しい時全ての要求
が禁止されるべきことを表示するORゲート０
１Ａ２６により生成される入力を有する。OR
ゲート０１Ａ２６に対する入力は、要求許与レ
ジスタ４０９の出力、即ちRQGHCP，
RQGTSIおよびRQGTCTを含む。このため、
要求が局部プロセサの１つに許与された時は常
に、その関連する要求許与回線が零と等しくな
り、これはORゲート０１Ａ２６に対する入力
側で反転されるため、INALRQを１に等しく
させる。ORゲート０１Ｂ２６に対する他の入
力は、ある局部バス・サイクルがバス・アダプ
タに割当てられてFIFOからの情報の転送を可
能にした時は常に真となる。

ANDゲート０５Ｂ２６に対する他の入力は
CPREQT，SIASND，CIASNDおよび
FIASNDである。もしこれ等入力の全てが偽
（１に等しい）であれば、CPUは次の局部バ
ス・サイクルを割当てられ、CPASNDは１に
セツトされる。

CPASNDはANDゲート０７Ｂ２６，０９Ｂ
２６および１１Ｂ２６により受取られ、真であ
る（零に等しい）時、局部バス・サイクルの
SIP、CIP又はFIFOへの割当てを禁止する。
ANDゲート７Ｂ２６，９Ｂ２６および１１Ｂ
２６はANDゲート０５Ｂ２６と同様に作用す
る。

チヤネル番号デコーダ４２１の一実施例は第
２６ａ図および第２６ｂ図に示される。本実施
例に実施される如く、レコーダ０１Ａ２４は局
部バスから入力としてLBCMD１および
LBCMD２を受取る。使用可能信号はORゲー
ト１０Ａ２４により生成されるNHBTCDであ
る。ORゲート１０Ａ２４はLBCADOおよび
CABUSYを受取り、このため、デコーダ０１
Ｂ２４はカツシエ／MMUが使用中でなく
LBCMD０が真（零に等しい）の時は常に使用
可能状態になる。デコーダ０１Ａ２４は、命令
デコーダ４１５に転送するため出力信号
DSTNCP，DSTNSI、DSTNCI，DSTNCA
を生成する。メガバス・チヤネル番号ドライバ
は、第３１ｂ図において、LBCYCLが真（０
に等しい）時常にメガバス・アダプタから局部
バス・アダプタへの転送を可能にするドライバ
回路０９Ｄ２９として示されている。この時、
LBCMD０は地電位に等しくセツトされ、
LBCMD１はFIAD１４に等しくセツトされ、
LBCMD２はFIAD１５に等しくセツトされ
る。

又第２６ａ図および第２６ｂ図に示されるの
は機能コード・デコーダ４２３とメガバス機能
コードドライバ４２５である。機能コード・デ
コーダは、LB2MRYとCACMNDが真（零に
等しい）であり、ENCAFCが偽（１に等しい）
時間使用可能状態にされるデコーダ０５Ａ２４
により編成される。ENCAFCは、入力
LBCMD０およびINALRQとして受取るAND
ゲート０８Ａ２４の出力である。既に説明した
様に、INALRQのソースは第２５図における
ORゲート０１Ａ２６である。

CACMNDは、入力としてLBCMD１および
LBCMD２を有するANDゲート０９Ａ２４の
反転出力である。LB2MRYは回路０１Ｂ２４
の出力APMREFの反転値（インバータ０１Ｃ
２７により）であり、局部バス・プロセサの１
つがある局部バス・サイクルを与えられた時は
常に真（零に等しい）となる。このように、メ
ガバス・アダプタ（第１２図）から局部バス９
へ転送が行われ、LBCMD６〜LBCMD８の値
を復号して前に定義した信号REDSCR、
LDSGTR、XLTADR、LSDSCR、IIVCTR、
LVLCHG、RDMDER、LBMDERをその出力
を相補することにより生成する時は常に、デコ
ーダ０５Ａ２４は使用可能状態におかれる。

メガバス機能コード・ドライバ４２５は、
LBCMD３〜LBCMD８をFIAD１８〜FIAD
２３の値にセツトするドライバ回路０１Ａ１４
と０３Ａ１４（第２４ａ図）として示される。

命令デコーダ４１５および制御ロジツク４１
７を実施する特定回路要素は、第２６ａ図〜第
２６ｂ図、第２７ａ図〜第２７ｂ図、第２８
図、第２９ａ図〜第２９ｂ図、第３０図、第３
１ａ図〜第３１ｂ図、第３２ａ図〜第３２ｂ図
および第３３ａ図〜第３３ｂ図に分散されてい
る。内部の回路要素およびこの要素に使われる
信号の全てについての詳細な論議は本発明の理
解のためには必要でなく、機能デコーダ４２３
から復号された機能を受取り命令デコーダ４１
５から制御ロジツク４１７に送られる復号され
た命号を生成する各要素に焦点を合わせよう。
又、CACNTRL0：10のソースについては説明
しよう。

第２６ｂ図に示されるANDゲートにより信
号RDCYCL、INCYCL、LBCRMB、
MRFCYL、およびLBCRLBが生成される。こ
れ等ANDゲートの各々は１つの入力として第
２８図のORゲート０１Ｃ２６の出力である信
号PSYCYLOを受取る。PSCYCLは、
CPASND、CIASNDおよびSIASNDの１つが
真に（零に等しい）セツトされた時に真（零に
等しい）になる。

出力としてRDCYCLを生成するANDゲート
０１Ｄ２４も又入力としてLB2MRYと
APWRITを受取る。これ等後者の２つの入力
信号の関係については前に述べた。要約すれ
ば、RDCYCLは、局部バス・プロセサが１つ
のメモリー読出しを要求中の時常にANDゲー
ト０１Ｄ２４の出力側で１と等しくなる。

局部バス・プロセサによる非メモリー照合が
ある時は常にINCYCLは１にセツトされ、イ
ンバータ０５Ｃ２４により反転された後カツシ
エ行先信号DSTNCAも又１に等しくなる。

局部バス・プロセサの１つにより開始される
非メモリー照合がある時LBCRMBは１に等し
く、行先装置は１に等しいDSTNMBにより表
示される如くメガバスと接続される。

局部バス・プロセサがメモリー要求を行う時
は常にMRFCYLは１に等しい。

インバータ０６Ｄ２４と０７Ｄ２４は、それ
ぞれRDCYCLとLBCRMBの値を反転するた
め設けられる。

PSCYCL、LB2MRY、DSTNMB、
DSTNCAが全て１に等しい時は常に、AND
ゲート０６Ｃ２４の出力としてのLBCRLBが
１に等しい。

命令デコーダ４１５から制御ロジツク４１７
へ転送される信号MBCMLB、MBRSLB、
FICYCLは第２８図に示されるデコーダ回路０
５Ｃ２６により生成される。復号される入力は
FISHBCとFIMREFであり、反転入力側に与
えられる時真（零に等しい）であるRQGTFI
により示される如く要求がFIFOに与えられた
時常に復号が可能となる。

MBCMLB又はMBRSLBが真（零に等しい）
である時常に、信号MBCYCLがORゲート０
９Ｄ２５（第２７ｂ図）により生成される。

ANDゲート０７Ｃ２６により生成される信
号LBWCYLの反対の信号として信号
WRCYCLがインバータ１１Ｄ２６（第２８
図）によつて生成される。LBWRIT、
LB2MRYおよびPSCYCLが全て真（零に等し
い）であるならば、インバータ１１Ｄ２６によ
り発せられるWRCYCLも又真となる。

制御ロジツク４１７により出力として与えら
れるカツシエ制御信号は下記の如く生成され
る。CADBPLはORゲート１２Ｃ２４（第２６
図）の出力である。１２Ｃ２４に対する入力は
WRDBDLおよびSDBPL１である。WRDBPL
はANDゲート１２Ｂ２４により生成され、
WRCYCL、LBWCT２およびUARRFPが全
て１に等しい時は常に１に等しい。WRCYCL
のソースについては既に説明したが、LBWCT
２（最初に説明した如く）局部バス・プロセサ
の１つからの入力であり、UARRFPはＤフリ
ツプフロツプ０５Ｂ２８（第３０図）の出力で
ある。このＤフリツプフロツプはMMUの誤り
ロジツク４２７の一部を形成し、要求された記
憶アドレスが使用できる記憶モジユールの境界
内にある時はUARRFPは１となる。前に述べ
た如く、誤りロジツク４２７はアドレスがデー
タ処理システム内に物理的に存在するかどう
か、又ある記憶場所へのアクセスが許されない
要求側装置によるこの場所へのアクセスが試み
られなかつたことを調べるため検査する。前述
の如く、MMU誤りロジツク４２７の機能は本
発明の特徴でないが、Ｄフリツプフロツプ０１
Ｂ２８，０３Ｂ２９，０５Ｂ２８，０７Ｂ２８
（第３０図）はMMUの誤り論理回路を構成す
る。ドライバ０９Ｂ２８は３つのLB保全信号、
LBPROV、LBUARLおよびLBUARRを生じ
る。

ORゲート１２Ｃ２４に対する他の入力は、
ANDゲート０８Ｃ２６（第２８図）の出力で
あるSDBPL１である。このANDゲートは入力
として信号RDCYCL、MUUARR、
RGTHIT、CPLOCKおよびSWRNLHを有す
る。SWRNLHは更に、入力としてAPDBLW
とLFTHITを受取るORゲート１０Ｃ２６の反
転出力である。要約すれば、要求された記憶場
所がシステム・メモリーの限度内にあり、２ワ
ードが要求され、アドレス指定されたワードが
いずれもカツシエ・メモリー４０３存在しない
時常に、出力信号CADBPLが生成される。

CASHBC、CALOCK、CABYTEおよび
CAWRITはドライバ回路０１Ｄ２７（第２９
ｂ図）により生成される。CALOCKおよび
CABYTEの値は、カツシエ／MMUにより受
取られる如くCPLOCK、およびLBWCT１の
値を反映する。CAWRITは入力APWFITから
インバータ９Ｄ２３（第３３図）により生成さ
れるLBWRITの値にセツトされる。局部バ
ス・プロセサの１つがメモリーに対する書込み
を要求して１つの局部バス・サイクルを与えら
れた時は常にAPWRITは更に零と等しい。

信号CASHBCはLBSHBCに等しくセツトさ
れ、この信号は更にドライバ回路０３Ａ１４
（第２４図）によつて生成されFISHBCの値を
反映する。

信号CAYELOおよびCAMREFはドライバ
回路０６Ｃ３０（第３２ｂ図）によりそれぞれ
CPYELOおよびLB2MRYと等しくなるように
生成される。前述の如く、CPYELOはCPUの
出力であり、LB2MRYは真の時局部バスから
メモリーに対する転送を表示する。

FULHIT、CPLOCK、およびRDCYCLが全
て１に等しい時は常に、信号CALKNCがが
ANDゲート０４Ａ２９（第３１ａ図）により
生成される。FULHITはカツシエ・メモリー
４０３の出力であり、メモリー読出し時におい
て要求された全てのデータが既にカツシエ・メ
モリーに存在することを表示する。右側修飾読
出し（RMW）がCPUにより要求された時常に
CPLOCKがこの入力側で１に等しくセツトさ
れ、RDCYCLはこの入力側で１に等しい時、
メモリー読出しサイクルが要求されつつあるこ
とを表示する。

CADBWDはORゲート１１Ｃ２４（第２６
図）の出力であり、CADBLWとSDBPL１の
一方又は両方が１に等しい時は常に１に等し
い。SDBPL１が生成される方法については前
に述べたが、CADBLWはANDゲート０７Ｂ
２９（第３１ａ図）の出力であり、これは、
WRCYCLにより示される如く書込みサイクル
が要求され、割当てられたプロセサが
LBDBLWにより示される如く２倍ワードの要
求し、UARRFPにより示された使用できない
資源の要求がなかつた時は常に１に等しくな
る。

前述の如く、制御ロジツク４１７は又、メガ
バス・アダプタ（第１２図）によりFIFO５０
５の出力として生成されるFIFO制御信号
FIMREF−FIYELOを受取る。FIDBDL、
FIBYTE、FIDBWDおよびFIAD２３は全て
マルチプレクサ０１Ａ３０（第３２ａ図）に対
する入力として受取られ、このマルチプレクサ
においては対応する局部バス信号又はそれ自身
がFICYCLの値に従つて選択される。もし
FIFOサイクルが局部バス・アダプタによつて
なそられたならば、FIFOの起点信号が選択さ
れるが、もしこれが非FIFOサイクルであれば
局部バスの起点信号が選択されることになる。

信号FIREDLおよびFIREDRはそれぞれOR
ゲート０４Ａ３０および０５Ａ３０（第３２ａ
図）に対して入力として与えられる。これ等
ORゲートに対する他の入力はそれぞれ
UARLFPおよびUARRFPである。これ等OR
ゲートの目的はデータ転送と共に送られる内部
信号を生成して、同伴するデータの左又は右側
のワードに訂正不能な誤りが見出されたことを
表示することである。この誤りは、システムの
メモリーにより検知されると、信号FIREDLお
よびFIREDRにより表示される。UARLFPお
よびUARRFPはカツシエ／MMUにより検出
された使用不能な資源に対する要求を表示す
る。

FILOCKは、その後回転要素０９Ａ３０に与
えられる出力を有するインバータ０７Ａ３０に
より受取られる。

前述の如く、FISHBCはドライバ回路０３Ａ
１４に対する１入力として与えられ、これによ
つてLBSHBCの値をセツトするため使用され
る。

信号FIMREFはFISHBCと共に回路１１Ｃ
２３（第３３ｂ図）によつて受取られる。この
回路の出力はFIREQTで、FIFOが局部バス・
アダプタに対するアクセスを要求したことを示
す。前述の如く、FIMREFはメガバスと接続
された装置により主記憶装置の書込みの発生を
反映し、このため、カツシエ内の記憶場所が更
新されることを確保するため局部バスおよびカ
ツシエ・メモリーをアクセスすることが必要で
ある。

タイミング発生装置４１９は遅延回路０３Ｂ
２７および０８Ｂ２７（第２９ａ図）により構
成される。遅延回路０３Ｂ２７は、局部バスの
使用の能動的要求と同時にメモリー照合がある
時常に始動される。遅延回路０８Ｂ２７は、メ
モリー照合がありカツシエがCABUSYにより
表示される如く使用中である時常に始動され
る。

論理回路４１７は、メガバス・アダプタによ
り転送がそれぞれ、CPU、SIP又はCIPに対し
て指向される時は常に、信号DCNNCP、
DCNNSI、DCNNCIを生成する。これ等の信
号は、前述の如く、受取側のプロセサが局部バ
ス転送を受入れることを可能にする。これ等の
信号はANDゲート０９Ｃ２９，１０Ｃ２９お
よび１１Ｃ２９（第３１ｂ図）によつて生成さ
れる。一例として、DCNNCPは、もしAND
ゲート０９Ｃ２９に入力として与えられる
LBDCNNおよびDSTNCPが共に真（零に等
しい）であるならば、１に等しくなる。前述の
如く、DSTNCPはチヤネル番号デコーダ４２
１の出力であり、特にデコーダ回路０１Ａ２４
（第２６ａ図）の出力である。LBDCNNは回
路０６Ｄ２９（第３１ｂ図）の反転出力で、回
路に内蔵された４つのANDゲートのどれか１
つの出力が出力１を生じる時常に真となる。こ
れ等のANDゲートの１つは入力信号
FULHIT、CPLOCK、RDCYCL、DYSRCD
を受取る。FULHIT、CPLOCKおよび
RDCYCLの起点は既に説明した。DYSRCD
（登録簿探査済み）はドライバ回路０１Ａ２９
（第３１ａ図）の出力であり、これは遅延回路
０３Ｂ２７（第２９ａ図）の出力である
MMRYP３の値を有する。このように、もし
読出しサイクルがある局部バスのプロセツサに
より要求されたならば、要求された情報はカツ
シエ・メモリーに記憶され、CPUはカツシエ
の記憶場所をロツクせず、登録簿探査が完了し
たならば、４つの入力ANDゲートは１を生じ、
LBDCNNは真の値（零）を取る。

回路０６Ｄ２９に含まれる第２のANDゲー
トは入力としてMBCOVRおよびADWRITを
受取る。前述の如く、真（零に等しい）
APWRITはメモリーへの書込みが局部バス・
プロセサにより要求中であることを表示する。
このように、もし書込みが要求されなかつたな
らば、APWRITは１に等しく、MBCOVRは
メガバス・アダプタから局部バス・アダプタへ
送られる信号MBCOVRの反転された値であ
る。この反転されたMBCOVRの値はもし転送
が局部バスに対するものであれば１となり、従
つてLBDCNNは零にセツトされる。
LBDCNNは又、MBLBIO、DYISRCD、
INHDCNが全て１に等しい時零を取る。これ
等３つの信号は回路０６Ｄ２９に含まれる第３
のANDゲートに対する入力である。MBLBIO
はORゲート０５Ｃ２９の出力で、メガバスが
指令を局部バスに対し指向中である時は常に１
にセツトされる。カツシエの登録簿探査が行わ
れた時は常にDYSCRDは１にセツトされ、
DCNNが禁止されない時は常にINHDCNは１
にセツトされる。INHDCNNは、入力として
ERRENDおよびAPWRITを受取る。AND０
４Ｃ２９によつて生成される。ERRENDはイ
ンバータ１２Ｂ２８（第３０図）の出力であ
り、このインバータは入力としてOR１２Ａ２
８の反転出力として生成された信号ERREND
を有する。第３０図における回路に示される如
く、ANDゲート０４Ｃ２９の反転入力側に与
えられるERRENDの値は、(1)局部バス・プロ
セツサにより生成されたメモリー要求がありこ
の要求が使用できない資源を表示する、即ち保
護規制を破ること、又は(2)メモリーがバイパス
されるべきことを示すメガバスに対する局部バ
ス転送が存在することを意味する。もし局部バ
ス・プロセツサがメモリー書込みを要求したな
らば、ANDゲート０４Ｃ２９の反転入力側に
与えられる時APWRITは１にセツトされる。
要約すれば、もしDCNNの生成が禁止されず、
又もし局部バスに対するメガバス転送があり、
カツシエ登録簿が探査されたならば、回路０６
Ｄ２９における３入力ANDゲートの出力は１
となり、LBDCNNは０にセツトされる。

回路０６Ｄ２９における最後のANDは、１
にセツトされるLBCRLBにより示される如く
２つの局部バス・プロセツサ間に転送があり、
かつ１にセツトされるLBVALDにより示され
る如くこの時局部バス転送が妥当であるなら
ば、１の出力を生じることになる。LBVALD
はインバータ１０Ｃ２７（第２９ｃ図）の出力
であり、遅延回路０８Ｂ２７（第２９ａ図）の
出力であるNOMYP２の値にセツトされる。

出力INPNDGは、割込みレジスタ５１９に
割り込みが存在することを示すメガバス・アダ
プタからの出力を受取る適当なドライバ回路に
よつて制御論理回路４１７により生成される。
この信号は割込みレジスタにより生成される如
きMBIPNDであり、CPUに転送するための局
部バス上の専用回線へ送られる。

LBACKRはＤフリツプフロツプ０１Ｄ２８
（第３０図）の出力である。LBACKRは、１
に等しい時はメガバス・装置によりACKを示
し、零に等しい時はNAKを表示する。マスタ
ー・クリアがあり、WBRKINで示される如き
書込みブレーク・インがメガバス・アダプタか
らの値１と共に受取られ、あるいは信号
CASTRTが１である時は常に、LBACKRは
零にセツトされる。もしメガバスが零にセツト
されるMBNAKRにより示される如くNAKが
生じるならば、Ｄフリツプフロツプ０１Ｄ２８
はリセツトされ、LBACKRは零にセツトされ
る。

４ メガバス・アダプタの望ましい実施態様 第３４ａ図〜第３４ｂ図、第３５ａ図〜第３
５ｂ図および第３６ａ図〜第３６ｂ図はトラン
シーバ５０３（第１２図）のハードウエア実施
例を示す。一例として、トランシーバ０１AA
０３はメガバス・データ回線BSDT００を収受
する。このトランシーバのレシーバ部分は受取
つたメガバス・データの反転された値を与え、
このメガバス・アダプタからメガバスへの反転
された転送はトランシーバのドライバ回路部分
により実施される。このドライバ回路は入力と
してMYDT００を受取り、使用可能信号
MYDCNWが真（零に等しい）の時BSDT０
０の如き信号の反転値を送出する。信号
MYDCNWはANDゲート０８Ｄ１０（第４１
ｂ図）によつて生成される。ANDゲート０８
DD１０の１つの出力はJKフリツプフロツプ０
５DD１０の出力で、前述のバス優先順位ロジ
ツクによりメガバス・アダプタが１つのメガバ
ス・サイクルをとる時１に等しくなる。AND
ゲート０８DD１０に対する他の入力は、ドラ
イバ回路１０AA０４（第３５ａ図）の出力で
あるCAWRITである。この信号は局部バス・
アダプタで始まり、システム・メモリー書込み
が要求された時は必らず１の値を有する。この
ように、中央サブシステム内からメガバスへの
転送の要求がありメガバス・アダプタが１つの
メガバス・サイクルをとつた時、トランシーバ
０１AA０３はデータ・ビツトMYDT００を
メガバス回線BSDT００に転送する。

トランシーバ回路０２AA０３〜０８AA０
３は、トランシーバ回路０１AA０３に関して
説明した方法で、それぞれメガバス・データ・
ビツトBSDT０１〜BSDT０７を送受する。同
様に、トランシーバ０１BB０３〜０８BB０
３はそれぞれメガバスとBSDT０８〜BSDT１
５をインターフエースする。データ・ビツト
BSDT１６〜BSDT２３はトランシーバ０１
AA０４〜０８AA０４（第３２ａ図）により
送受され、データ・ビツトBSDT２４〜BSDT
３１はトランシーバ０１BB０１〜０８BB０
４によつて送受される。データ・ワードと関連
するパリテイ・ビツトは、トランシーバ０９
AA０３および０９BB０３により送受される。

トランシーバ１０AA０３はBSAD２３を受
取りLBAD２３を送出する。トランシーバ１
１AA０３は２倍引出し信号DBPLを送受し、
トランシーバ１２AA０３はメガバスに対し送
信する時CASTBCとして、又メガバスから受
信する時ISSHBCとして第２の半バス・サイク
ルを受取り送出する。インバータ１３AA０３
は、受取つた２倍引出し信号BSDBPLの値を
反転するだけで設けられる。トランシーバ１０
BB０３はバス要求の優先順位が高い信号
BSREQHを送受し、トランシーバ１１BB０３
は信号LOCKを送受し、トランシーバ１２BD
０３は信号WRITを送受する。

第３４ｂ図において、トランシーバ０１CC
０３はメモリー照合信号MREFを送受し、ト
ランシーバ０２CC０３は信号YELOを送受し、
トランシーバ０３CC０３は信号REDLを送受
し、トランシーバ０４CC０３は信号BYTEを
送受する。

信号WAITは、トランシーバ０５CC０３と
０６CC０３によつてメガバス・アダプタから
メガバスへ向けて送受される。ORゲート０６
DD０３はWAITトランシーバの出力を結合す
る。信号NAKRはトランシーバ０７CC０３と
０８CC０３により送受され、ORゲート０８
DD０３はメガバスから受取る信号BSNAKR
を結合する。

MYREQTにおけるMYCHNメガバス・ア
ダプタ要求はBSREQLとしてメガバスに送出
され、トランシーバ０９CC０３によつてメガ
バスにおいてBGREQLとして受取られる。

トランシーバ１０CC０３，１１CC０３，１
２CC０３は、マスター・クリア信号
（MCLR）、割込み再開信号（RIMT）、および
信号TRAPをそれぞれ送受する。次に第３５
ａ図において、前にトランシーバ０１AA０４
〜０８AA０４および０１BB０４〜０８BB０
４と呼ばれたものはBSDT１６〜BSDT３１と
してLDTR１６〜LDTR３１を送出する。前
述の如く、データ信号LDTRはカツシエ・デ
ータ入力マルチプレクサ４０１の出力で、メガ
バス・アダプタにより確保される局部バス・デ
ータ信号と対応する。

第３５ａ図に含まれているのはドライバ回路
１０AA０４，１２AA０４，１０BB０４およ
び１２BB０４でこれ等は制御ロジツク４１７
（第１１図）により生成される如きカツシエ制
御信号（CACNTRL0：10）を前に述べたトラ
ンシーバとインターフエースする。

信号PULLUPは一定のハイの値で、メガバ
スアダプタにおける種々の回路要素、例えばド
ライバ回路１０AA０４に対する使用可能信号
として使用される。ドライバ１０BB０４およ
び１２BB０４を使用可能状態にするため使用
される信号MYINCRは出力フリツプフロツプ
０１DD１４（第４５ｂ図）であり、１にセツ
トされてドライバ回路を使用可能状態にする。

第３５ｂ図においては、トランシーバ０１
CC０４および０２CC０４が残る２つのデー
タ・パリテイ・ビツトを受取り送出する。

トランシーバ０３CC０４は２倍巾の信号
DBWDを受取り送出し、トランシーバ０６CC
０４はロツク、ノー・サイクル信号LKNCを
受取り送出する。トランシーバ０４CC０４，
０５CC０４，０７CC０４および０８CC０４
は、トランシーバにおけるドライバに対する入
力が地電位に維持されるため、使用可能状態に
される時、その反転出力側で常にハイの値を送
出する。これ等の和トランシーバは信号
BSRESQ（応答修飾子）、BSREDR（右側のデ
ータ・ワードにおける訂正不能な誤り）、
BSSPR７（予備）、BSSPR８（予備）をそれ
ぞれ受取る。

第３６ａ図はアドレス・データを送受するた
めのトランシーバのハードウエア実施例を示
す。このように、トランシーバ０１AA０８〜
１２BB０２はMYAD００〜MYAD２２をメ
ガバス・アダプタからメガバスへ送出し、信号
BSAD００〜BSAD２２をメガバスから受取
る。

第３６ｂ図は、アドレス・データと共に送ら
れるべき偶数又は奇数のパリテイ・ビツトを生
成するためのパリテイ生成装置１０DD０８を
含む。

又、第３６ｂ図にはDCNNおよびACKR信
号に対するトランシーバも示されている。

データ出力マルチプレクサ５２３の一実施例
は第３７ａ図および第３７ｂ図に示される。マ
ルチプレクサ０１BB０５，０４BB０５およ
び０６BB０５は、MYDT００〜MYDT０５
を生成するため使用可能信号SHIFTDの制御
下で第１のデータ・ワード（LDTR００〜
LDTR０５）の左側の６ビツト又は第２のデ
ータ・ワード（LDTR１６〜LDTR２１）の
左側の６ビツトのいずれかから選択する。
SHIFTDの値は、CAMREF又はMYINCRの
一方が真（零に等しい）である時は常にORゲ
ート０９CC０５により１に等しくなるように
セツトされる。１に等しければ、SHIFTDは
第２のデータ・ワードの左側の６ビツトをメガ
バス・アダプタのデータ・フイールド
MYDT0：５へ転送させる。

マルチプレクサ０８BB０５は、SHIFTDお
よびCAWRITの制御下でデータ・ビツト
MYDT０６およびMYDT０７を生成する。も
し両方の制御ビツトが零ならばLDTR０６と
LDTR０７は出力側へ送られ、もしSHIFTD
が１でありCAWRITが零ならば、LDTD２２
およびLDTR２３は出力側へ送られ、もし
CAWRITが１に等しくSHIFTDが零に等しい
か、両方の制御信号が１に等しければ、
CIRQGFおよびSIRQFG（局部バス・アダプタ
により生成される如き）はそれぞれMYDT０
６およびMYDT０７へ送られる。

マルチプレクサ０１DD０５（第３７ｂ図）
も又信号SHIFTDおよびCAWRITにより制御
され、出力データ信号MYDT０８とMYDT０
９を生成する。MYDT０８は、制御信号の値
に従つて、LDTR０８，LDTR２４、又は16
進スイツチ０１AA１１（第４２ａ図）により
生成される如きメガバス・アダプタのチヤネル
番号の２番目のビツトであるMYCHN２のい
ずれかの値にセツトされる。同様に、MYDT
０９は制御信号の値に従つてLDTR０９、
LDTR２５又はMYCHN３にセツトされる。

マルチプレクサ０４DD０５，０６DD０５，
０８DD０５はLDTR１０〜LDTR１５又は
LDTR２６〜LDTR３１のいずれかを選択し
て制御信号SHIFTDの下で出力MYDT１０〜
MYDT１５を生成する。

パリテイ・ビツトMYDP００およびMYDP
０８は、制御信号SHIFTDおよびCAWRITの
値に従つてマルチプレクサ１１BB０５および
１１DD０５により生成される。

第３８ａ図〜第３８ｂ図、第３９ａ図〜第３
９ｂ図、第４０図および第４４ａ図〜第４４ｂ
図は、FIFO５０５、書込みアドレス・レジス
タ５０７、読出しアドレスレジスタ５０９、書
込みデテクタ５１１、FIFO制御装置５１３、
ORゲート５１５、マルチプレクサ５１７、割
込みレジスタ５１９および第２半部バス・サイ
クル・レジスタ５２１のハードウエア実施例を
示している。

第３８ａ図、第３８ｂ図および第３９ａ図に
おいては１組のルンダムアクセスメモリー
（RAM）および出力マルチプレクサが示され
ている。RAM０１AA０６は、入力BSDT０
０〜BSDT０３として受取り、又あたかも出力
FIDT００〜FIDT０３として送出する４×４
メモリー素子である。データが書込される
RAM０１AA０６における記憶場所は、情報
がRAMに書込まれ入力側から出力側へシフト
できるように書込み制御信号WRTAD０およ
びWRTAD１によつて制御される。読出し制
御信号READED０およびREDAD１は、アド
レス即ちメモリーにおける情報が読出される０
〜３を制御する。WRTAD０およびWRTAD
１はJKフリツプフロツプ０５BB１３および０
５AA１３（第４４Ａ図）によつて生成され
る。これ等のLKフリツプフロツプは、FIFOに
おける書込みアドレスが増分される時は常に真
（零に等しい）の値を有する信号WRTINCを
受取る。WRTINCは、遅延回路０２BB１３
からの入力WRTO３０を受取るインバータ０
４CC１５（第４４ｂ図）の出力である。この
遅れはORゲート０４AA１３から生じた書込
みストア信号WRTSTRによつて開始される。
この書込みストア信号は、システム・メモリー
がメモリー書込みに対するACK（MEMACKは
零に等しい）を生じ、あるいは第２半部バス・
サイクルが真にセツトされるSHBFIFにより示
される如くFIFOに記憶される時は常に１にセ
ツトされることになる。これは、FIFOが単一
巾、２倍引出しメモリーにより第２バス・サイ
クルにおいて転送される第２のデータ・ワード
を捕捉する時、又は単一巾、単引出しメモリー
の第２の要求に応答して生じる。

特に、信号SHIFIFはＤフリツプフロツプ１
１Ｂ１３の出力である。第１２図の論議におい
て前に述べた如く、２倍引出し要求DBPLに応
答し、あるいは単一巾単引出しメモリーの２倍
巾読出し要求に応答して送られる第１のデー
タ・ワードは、Ｄフリツプフロツプ１２DD１
３により生成されるSHBREGの制御下でレジ
スタ０７DD１３および１０DD１３において
記憶される。

Ｄフリツプフロツプ１１BB１３および１２
BB１３の制御は３つのANDゲート１１AA１
３，１２AA１３，１３AA１３によつて行わ
れる。最初は、ANDゲート１３AA１３に対
する１入力として与えられるSHBREGは零と
等しく、このため反転された出力DBLSHBは
１に等しい。DBLSHBはANDゲート１２AA
１３の入力により反転され、BSDBWDの値と
論理的に組合わされる。このためFSTSHBを
１に等しくさせ、Ｄフリツプフロツプ１２BB
１３をトグル動作させてSHBREGを１に等し
くなるようセツトする。これはBSDT００〜
BSDT１５をレジスタ０７DD１３および１０
DD１３にロードする。SHBREGを１に等しく
なるようセツトすることで、ANDゲート１３
AA１３の出力側で反転させた後DBLSHBを
１に等しくさせる。この状態は更にANDゲー
ト１２AA１３の出力であるFSTSHBを零に
等しくさせる。ANDゲート１１AA１３はイ
ンバータを経る入力としてFSTSHBおよび
CALKNCを受取り、最後の第２半部バス・サ
イクル信号LSTSHBを１に等しくセツトして、
フリツプフロツプ１１Ｂ１３をトグルさせ、
SHNFIFを１にセツトする。このように、
FIFOの書込みアドレスが増分され、次のメガ
バス・サイクルで送られるメガバス・データの
16ビツトはFIFOに記憶される。

読出し制御信号REDAD１およびREDAD０
はそれぞれJKフリツプフロツプ０５CC１３お
よび０５DD１３によつて生成される。読出し
アドレスはORゲート０４DD１５（第４６ｂ
図）により生成されるRARINCの制御下で増
分される。FIFOの読出しが例えば書込みブレ
ーク・インに応答して生成される時は必らず
RARINCが零に等しくセツトされ、RARINC
が入力を反転することによつてJKフリツプフ
ロツプ０５CC１３および０５DD１３に受取ら
れるため、これ等フリツプフロツプはトグル動
作させられる。

コンパレータ０２DD１３（第４４ａ図）
は、書込みアドレス信号WRTADOおよび
WRTAD１の値を読出しアドレス信号REDA
０およびREDA１と比較することによつて
FIFO５０５の内容をモニターする。もしこれ
等２つの量が等しければ、FIFOMTは１に等
しくセツトされてFIFOがその時空白であるこ
とを表示する。第１１図に示す如く、
FIFOMTは要求調停回路４０７に与えられた
信号で、局部バス・サイクルのFIFOメモリー
に対する割当てを要求する。

第３８ａ図においては、マルチプレクサ回路
０１BB０６および０４BB０６はFIFSHFの制
御下でFIDT００〜FIDT０７又は零のいずれ
かを選択する。この選択された値はMBDT０
０〜MBDT０７に送られる。このため、
MBDT００〜MBDT０７を零で充填させる
か、あるいはFIDT００〜FIDT０７の内容を
含ませる。マルチプレクサ０７BB０６および
１０BB０６はMBDT０８〜MBDT１５を
FIFSHFの制御下でFIDT０８〜FIDT１５又
はFIAD００〜FIAD０７のいずれかの値にセ
ツトする。メガバス・データ回線に対するアド
レス信号の転送は、前述の如く、Ｉ／Ｏモード
操作が中央サブシステムに向けられる時常に実
施される。

マルチプレクサ０１DD０６〜１０DD０６
は、FIFSHFの制御下でFIDT１６〜FIDT３
１又はFIDT００〜FIDT１５の値にMBDT１
６〜MBDT３１をセツトする。このように、
もしFIFOに記憶されたデータが第２の１秒半
のバス・サイクルに応答して記憶されなけれ
ば、FIDT１６〜FIDT３１はマルチプレクサ
の出力側に使用可能状態にされる。反対に、も
しFIFOデータが第２の１秒半のバス・サイク
ルの間、即ち単一巾単引出しメモリーの第２の
読出しの間記憶されたならば、FIDT００〜
FIDT１５はマルチプレクサの出力側に使用可
能状態にされる。

第３９ａ図は、メガバス制御信号およびメガ
バス・データ・パリテイ信号を記憶するため用
いられるランダム・アクセス・メモリー０１
AA０７〜１０AA０７を示している。これ等
の信号は、書込みおよび読出しアドレス信号の
制御下でその関連するデータおよびアドレスと
共にRAMを徐々に通過することを許容され
る。

レジスタ０２BB０７および０５BB０７は、
割込みACK信号INTACKの制御下でバス・デ
ータの16ビツト（BSDT００〜BSDT１５）を
記憶する。データのこの同じ16ビツトが割込み
送出信号SNDINTの制御下でMBIN００〜
MBIN１５として転送される。

SNDINTは制御ロジツク４１７の出力であ
り、INTACKはＤフリツプフロツプ０６DD１
１（第４２ｂ図）により生成される。メガバス
処理装置が中央サブシステムに対して割込み要
求を指向しつつあることをメガバス・アダプタ
が認識する時、INTACKは真となる。このよ
うな割込み要求を認識するロジツクは第４２ａ
図および第４２ｂ図に示されるが、割込み要求
と共に送出されるチヤネル番号をチヤネル・サ
ブシステムのチヤネル番号と比較するコンパレ
ータ０２BB１１を含んでいる。もしこれ等チ
ヤネル番号が等しければ、ITSAMEは１にセ
ツトされてANDゲート０６CC１１に与えられ
る。このANDゲートは又マルチプレクサ０５
BB１１から信号MYPRZTおよびCPINTRを
受取る。MYPRZTは、BSAD１５および
BSAD１４の制御下で局部バス・アダプタから
与えられる入力信号CPPRZT、SIPRZT又は
CIPRZTの１つを選択する。これ等の制御信号
は局部バス・プロセサの２ビツトのチヤネル番
号を含む。CRINTRはもしBSAD１５および
BSAD１４の相方が零に等しければ１にセツト
される。このように、(1)割込みがCPUと中央
サブシステムに送られる時、(2)CPUが割込み
時にサブシステムに存在する時、(3)MYCHN
３およびMYCHN２と等しいBSAD１６〜１
７が零と等しい時、ANDゲート０６CC１１が
MYINTSを１に等しくなるようにセツトし、
この状態がＤフリツプフロツプ０４DD１１を
トグル動作させMYINTRを１に等しくセツト
する。このため更に、INTACKを１に等しく
なるようにセツトする。INTACKが１に等し
い時、BSDT００〜BSDT１５はレジスタ０２
BB０７および０５BB０７にロードされる。

ORゲート０１CC０７〜０８CC０７および
０１DD０７〜０８DD０７（第３９ｂ図）は
第１２図に示されるORゲート５１５を含む。
これ等は局部バス・アダプタに転送するため
FIFOデータの最初の16ビツト、割込みレジス
タ・データの16ビツト、第２半部のバス・サイ
クルの16ビツトのいずれかを経てデータ回線
MBDT0：16に至る。適当なパリテイ・ビツト
がマルチプレクサ０９CC０７および０９DD０
７により供給される。

第４０ａ図は、４セツトのメガバス・アドレ
スを記憶するためのFIFOの記憶場所のハード
ウエア実施例を示している。

これ等のRAMも又信号WRTAD０、
WRTAD１，REDAD０、REDAD１によつて
制御される。

第４２ａ図および第４２ｂ図はレベル・コン
パレータ５２９のハードウエア実施例を示す。
レジスタ１２AA１１は、その時局部バスを制
御している処理装置のレベル番号と対応する入
力を受取る。これ等は、信号LVLCHGの制御
下で入力LDTR２６−LDTR３１側で受取ら
れる。レジスタ１２AA１１の出力LBLVL０
〜５はMYRINTの制御下のレジスタ１２BB
１１に記憶される。コンパレータ１１CC１１
は、BSDT１２〜１５に含まれるメガバス・レ
ベルをレジスタ１２BB１１に記憶されたレベ
ルの４つの最上位ビツトと比較し、これに応じ
て出力MBLVGX、MBLVEXおよび
MBLVLXを生成する。コンパレータ１０DD
１１は、コンパレータ１１CC１１の出力を受
取り、もしメガバス・レベルが局部バスにより
その時処理中のレベルよりも低ければ、出力
MBLVLSを生成する。もしそうであれば、Ｄ
フリツプフロツプ０６DD１１はメガバスの割
込みを確認する。

ALUアドレス生成装置５３１の一実施例を
第４０ｂ図に示す。第１２図に関して述べたよ
うに、２倍巾メモリー要求が局部バス・プロセ
サにより発され、要求されたアドレスを記憶す
る記憶モジユールが単一巾、単引出しメモリー
である時は常に、ALUアドレス生成装置が使
用される。このような場合、MYINCRは１に
等しくなるようセツトされ、入力としてALU
０１CC０９へ与えられる。このALUは又、局
部バス・アドレスの４つの最下位ビツト
LBAD１９〜LBAD２２を受取る。もし
MYINCRが１に等しければ、４つの入力ビツ
トの値は１だけ増分されて出力としてMYAD
１９〜MYAD２２を与えられる。もし桁送り
が生じると、信号PROP００が真（零に等し
い）にセツトされる。桁送り発生装置０１DD
０９は信号PROP００を受取り、信号CARY０
１を１に等しくセツトする。信号CARY０１
はALU０４CC０９に対する入力として与えら
れ、LBAD１５〜LBAD１８の値に加算され
てMYAD１５〜MYAD１８プラス１桁送りビ
ツトPROP０１を生じる。PROP０１は又桁送
り発生装置０１DD０９に対し入力として与え
られ、CARY０２の値を制御する。

これ迄の説明により、当業者には、ALU０
７CC０９，１０CC０９，０７DD０９および
１０DD０９は桁送り発生装置０１DD０９お
よび０４DD０９と協働してLBAD００〜
LBAD２２を１だけ増分し、メガバス・アド
レス回線へ送るためこの増分されたアドレスを
回線MYAD００〜MYAD２２に与える。

第４１ａ図および第４１ｂ図はメガバス・マ
スター・モード制御ロジツク５３５の一実施例
を示し、これによりメガバス・アダプタはメガ
バス・サイクルを要求し、局部バスからメガバ
スへの情報の転送を開始する。トランシーバ回
路に関して論述した如く、メガバスに対する局
部バス・データの転送は信号MYDCNNによ
つて使用可能状態にされる。ANDゲート０４
CC１０に対する全ての入力が１であれば、
MYDCNNが生成されるのみである。入力
BSHUOK、BSGUOK、BSFUOKおよび
BSEUOKは、メガバス・アダプタを含む各メ
ガバス処理装置に存在するタイ遮断回路により
用いられる信号BSTIEを含む。信号HIREQT
はJKフリツプフロツプ０９BB１０により制御
され、信号MYREQTはJKフリツプフロツプ
０７BB１０によつて制御される。BSDCNB
は、その入力BSDCNBが入力反転OR１１BB
１０により生成されたインバータ１１CC１０
の出力である。ORゲート１１BB１０の１つ
の入力は、ANDゲート１０AA１０の反転さ
れた出力であるBSDCNNである。ANDゲー
ト１０AA１０に対する入力は共通で、ORゲ
ート０２DD０８（第３７ｂ図）により生成さ
れる如きBSDCNNを含む。ORゲート１１BB
１０に対する他の入力は、遅延回路１１AA１
０により60＋１秒遅らされたANDゲート１０
AA１０の出力であるDCN０６０である。

MYDCNNも又ANDゲート０４CC１０に対
し入力として与えられるが、これは出力反転
ORゲート０７CC１０によつて生成される。こ
のORゲートは入力としてメガバスからトラン
シーバ回路５０３を介して受取られる如き
BSACKR、BSNAKR、BSMCLRを受取る。
他の入力は、メガバスから受取る如き
BSWAITの値を有するBSWAITである。もし
ORゲート０７CC１０に対する全ての入力が零
に等しければ、MYDCNRは１に等しくなる。

ANDゲート０４CC１０に対する入力
MBIDCNはANDゲート０８DD１（第４６ｂ
図）によつて生成される。もしFIFOが空であ
りその時処理中の書込みブレーク・インがなけ
れば、信号MBIDCNが１と等しくなる。AND
ゲート０４CC１０の最後の入力は、20＋１秒
だけ遅らされたANDゲート０３AA１０の出
力であるBSREQDである。もし前に述べた信
号BSDCNBが１に等しくメガバスから受取る
如きBSREQLも又１に等しければ、BSREQD
は１に等しくなる。

第４３ａ図および第４３ｂ図は、メガバス・
スレーブ・モード応答ロジツク５３３のハード
ウエア構成を示す。ANDゲート０２AA１２
およびORゲート０１AA１２は、BSAD１４
とBSAD１５の値から局部バスプロセサが行先
装置であるかどうかを判定する。ORゲート０
５BB１２およびANDゲート０５CC１２は、
SIP又はCIPのどちらが捕捉状態にあるかを判
定する。同様に、ORゲート０６BB１２およ
びＤフリツプフロツプ０６CC１２は、SIPと
CIPのどちらが使用中であるかを判定する。も
し(1)SIPおよびCIPが捕捉状態になく、(2)SIP
とCIPのいずれも使用中でなく、(3)SIP又は
CIPが行先装置として表示されなければ、
ANDゲート０２BB１２はACKCYCを１に等
しくなるようにセツトし、ANDゲート０２CC
１２はＤフリツプフロツプ０２DD１２をトリ
ガーしてORゲート０４DD１２に入力を与え、
トランシーバ５０３によりメガバスに送られる
メガバス・アダプタACKであるMYACKRを
生成する。しかし、もしSIP又はCIPが捕捉状
態にあり、又メガバス・サイクルの行先装置で
あるならば、ANDゲート０３BB１２と０３
CC１２はＤフリツプフロツプ０３DD１２をト
リガーしてORゲート０５DD１２により
MYNAKRを真にセツトする出力を生成する。

別の重要な回路は１１CC１２で、この回路
においては１に等しいLVLCHGに応答して
MYRINTが生成されて、CPUの割込みが再び
開始できることをMBRINTを介してメガバス
の諸装置に対し表示する。

第４５ａ図および第４５ｂ図は、サイクル制
御信号のメガバス・アダプタの終端を生成する
ための回路の実施例を示す。就中重要なもの
は、CADBWDが１に等しくなるようにセツト
されて２倍巾ワードに対する要求を表示する時
は常にMYINCRを生成するＤフリツプフロツ
プ０１DD１４である。この回路は又メガバス
上の時間切れを検査し、もし要求された記憶場
所がシステムに物理的に使用可能に存在してい
なければ、記憶管理装置の信号MBUARLおよ
びMBUARRを生じる。

第４６ａ図および第４６ｂ図は、FIFO５０
５におけるメモリー書込みを含むメガバス・サ
イクルの累積に応答して書込みブレーク・イン
を実施するための回路を示す。この書込みブレ
ーク・インを表示する信号は、入力信号
SWBRKN、BRKCYC、BRKAGNの制御下
でＤフリツプフロツプ０４CC１５により生成
する。SWBRKNはANDゲート０３AA１５の
出力で、FIFOMT、FIWRIT、BRKRUNお
よびMBIBSYが全て１に等しい時は零に等し
くなるようにセツトされる（ANDゲートの出
力は反転されるため）。ANDゲート０３AA１
５に与えられる如きFIFOMTは、その時のエ
ントリがFIFOにおいて存在しない時１に等し
くなる。信号FIWRITはRAM０４AA０７の
出力側から送られる値を有する。進行中のカツ
シエ・メモリー照合又はカツシエ書込みおよび
その時活動状態のブレークイン・サイクルの故
に書込みブレーク・インが禁止されない時、
BRKRUNは１と等しくなる。メガバス・アダ
プタがメガバス・サイクルを要求中であり、Ｄ
フリツプフロツプ０１CC１１（第４２ｂ図）
の反転出力により与えられる如く前述の信号
MYDBRHが零と等しい時、MBIBSYは１に
等しい。信号BRKCYCは、遅延回路０３BB
１５により75＋１秒遅延されたSWBRKNであ
りその入力をSWB０７５により制御されたＤ
フリツプフロツプ０６DD１５の出力である。
CD入力はFIWRITであり、Ｃ入力は遅延回路
０９BB１５により75＋１秒遅延された
BRKAGNの反転として生成されたBRKEND
である。遅延回路０９BB１５に対する入力が
反転されるため、もし別の書込みブレーク・イ
ンがANDゲート０９AA１５により75＋１秒
以内に要求されなかつた場合だけ、反転回路１
０CC１５からのその出力においてBRKEND
は１となる。フリツプフロツプ０６DD１５に
対するリセツト入力はFIFOMTの反転である。

要約すれば、第４６ａ図および第４６ｂ図に
示される回路は、FIFOを空にするため局部バ
ス・アダプタを強制してFIFOメモリーに対し
て局部バス・サイクルを与える。

５ 中央サブシステムの作用 最初に、CPU、CIP又はSIPは局部バス・サ
イクルに対する要求をカツシエ／MMUに送出
する。もしカツシエが先入れ先出し方式で割当
てられなかつたならば、カツシエ調停サイクル
は生じず、カツシエは要求許与レジスタ４０９
により最優先順位の要求装置に対し割当てられ
る。もしカツシエが割当てられたならば、後続
の要求装置は使用できる局部バス・サイクルを
待機しなければならない。

カツシエが一たん割当てられると、要求を許
された信号が割当てられたプロセサに送られ、
このプロセサの仮想アドレスおよびBYADが
仮想アドレス・マルチプレクサ４０５および
BYADマルチプレクサ４１３により選択され
る。全ての保全およびタイミング標識がリセツ
トされる。次に、選択されたプロセサのメモリ
ー照合回線MREFは活動状態かどうか知るた
め検査される。もしそうでなければ、プロセサ
は非メモリー装置に対し照合を送る。もしメモ
リー照合回線が活動状態であれば、メモリー要
求が表示される。

メモリー要求中に行われる最初のステツプ
は、アドレス指定された記憶場所に関する要求
側のプロセサのアクセス権を検査することであ
る。もしこのプロセサがアクセス権を持たなけ
れば、LBBACKRが零にセツトされLBPROV
（LBINTEGRITY信号の１つ）は１にセツト
される。もしこれが零に等しいLBWRITによ
り示される如く読出し要求であれば、割当てら
れたプロセサは、要求された情報が使用できる
状態になりその要求が許された回線が零にセツ
トされる時DCNNを送られる。もしこれが書
込み要求であつたなら、割当てられたプロセサ
にDCNNを送る必要はない。

もしこの要求がアクセス権の検査を通るなら
ば、要求されたアドレスはこれがシステムメモ
リー内で使用可能であるかについて検査され
る。もしそうでなければ、LBACKRは零にセ
ツトされ、これもLBINTEGRITY信号の１つ
であるLBUARLは１にセツトされる。もしこ
れがDBLWにより示される如く２倍ワード要
求であつたならば、LBUARRも又１にセツト
される。再び、もしこれが読出し要求であつた
ならば、読出し要求又は書込み要求の如何に拘
わらず、DCNNに読く適当な時間にDCNNが
割当てられたプロセサに対し送出され、割当て
られたプロセサの要求が許された回線は零にセ
ツトされる。

もし最初に要求したワードが使用できれば、
この要求はこれが２倍ワード要求であるかどう
かを知るため検査され、もしそうであれば、要
求されたアドレスよりも上位のアドレスも又使
用できるかどうかを知るため検査が行われる。
もしそうでなければ、LBUARRは１に等しく
セツトされる。次に、これが１に等しいか、又
これが処理されるメモリー書込みであるかを知
るため割当てられたプロセサのWRIT回線が検
査される。

もし割当てられたプロセサのWRIT回線が零
と等しければ、メモリー読出し要求が処理され
る。第１に、カツシエ・メモリー４０３におけ
る登録簿を要求されたアドレスがカツシエに存
在するかを知るため探索される。もしそうなら
ば、又割当てられたプロセサのDBLW回線が
１に等しければ、第２のワードも又カツシエに
存在するかを知るため登録簿４０３を更に探索
する。もし全ての要求されたワードがその時カ
ツシエ内に記憶されるならば、システム・メモ
リー読出しを送る必要はない。もし要求された
ワードの１つ以上がカツシエ内に存在しなけれ
ば、システム・メモリーの読出しが発されねば
ならない。要求されたアドレスはカツシエ・メ
モリー登録簿４０３によりLBAD0：24に対し
使用可能状態にされ、１つ又は２つのワードが
要求されるに従つてCADBPLが制御ロジツク
４１７により零又は１に等しくなるようにセツ
トされる。

システム・メモリーの読出しは、
MYDCNNの制御下でメガバスに対する要求
されたアドレスおよび必要な制御信号の使用可
能化操作を含む。

アドレス記憶装置は、次に、これが単一巾単
引出しメモリーか、単一巾２倍引出しメモリー
か、２倍巾メモリーかに従つて前述の方法で読
出しおよび応答を行う。

メガバス・アダプタはメモリーの応答を受取
り、もしBSRESQが零に等しければ、32の全
データ・ビツトおよび適当な制御ビツトが
FIFO５０５に記憶される。もしBSRESQが１
に等しくBSDBPLが零に等しければ、
BSDT0：16が第２半部バスサイクル・レジス
タ５２１に対し使用可能状態にされ、メガバ
ス・アダプタは転送側のメモリーにより発され
る２番目の第２半部バス・サイクル信号を待機
する。この２番目の第２半部バスサイクル信号
が受取られると、FIFO制御信号の場所に記憶
される適当な制御信号と共にBSDT0：16が
FIAD0：16に使用可能状態にされる。これ等
のエントリがFIFO５０５から送出される時、
マルチプレクサ５１７は入力としてFIDT0：
16を選択し、第２半部バス・サイクル・レジス
タ５２１はMBSH0：16をORゲート５１５に
転送してデータの32ビツト全てを局部バスに対
し並列に転送することを可能にする。

最後に、もし応答するメモリーが単一巾単引
出しメモリーであるならば、第１の読出し要求
に応答して転送される16ビツトが第２半部バ
ス・サイクル・レジスタ５２１に記憶され、
ALUアドレス生成装置５３１が使用可能状態
にされてLBADを１だけ増分し、第２の読出
し要求がメモリーに対して発される。もしメモ
リーが要求されたワードに応答するならば、こ
れは適当な制御信号と共にFIFO５０５にロー
ドされる。再び、この特定のエントリがFIFO
から送られる時、第２半部バス・サイクル・レ
ジスタに記憶される16ビツトの同時の転送が
ORゲート５１５に対して可能状態にされ、こ
のゲートはマルチプレクサ５１７と共に、32の
全ての要求されたビツトを転送する。

メガバス・アダプタにおいて局部バス・プロ
セサにより開始される読出し要求に応答する局
部バス・アダプタに対するデータの転送の結
果、要求されたデータがカツシエに書込まれ、
局部バス・データ回線上を要求側のプロセサの
DCNN回線の使用可能信号と共に要求側プロ
セサに対して転送される。DCNNが送られた
後、要求側のプロセサのRQGT回線は零に等
しくセツトされ、カツシエは再び割当てられる
べく使用可能状態にされる。

もし局部バス・プロセサがメモリー読出しの
代りにメモリー書込みを要求したならば、２つ
の照合された記憶場所が存在するかどうかを判
定するため、カツシエ・メモリー兼登録簿４０
３について登録簿探索が行われる。又、アクセ
ス権検査も行われ、アドレスはシステム・メモ
リー内で使用できるか知るため検査される。も
しこれ等のテストが合格すれば、２ワード書込
みが要求されるならばCADBPLおよび
CADBWDが１に等しくセツトされ、アドレス
はカツシエ・メモリー兼登録簿４０３により使
用可能状態にされ、LBDT0：32プラス４パリ
テイ・ビツトがLDTR0：32（プラス、４パリ
テイ・ビツト）に対して使用可能状態にされ
る。更に、カツシエはメモリーへの書込みと並
列に更新される。同様に、制御ロジツク４１７
はCABYTE、CAWRIT、CAMREF、LBAD
２３に対して適当な値をセツトしてアドレス指
定された記憶場所内のどのビツトが書込まれる
かを制御する。信号MYDCNNはメガバスに
対する32データ・ビツト、アドレスおよび制御
信号の転送を可能にし、アドレス指定された記
憶装置はそのメモリー書込みを行う。

もし記憶装置が32ビツトの並列転送が可能で
あり２倍巾の書込み要求がなされたならば、記
憶装置は零に等しいBSACKRおよびBSRESQ
と応答する。もしCADBPLが１に等しければ、
データ出力マルチプレクサ５２３は最初
LDTR0：16をMYDT0：16に転送し、最初の
書込みが行われる。次に、データ出力マルチプ
レクサ５２３によつてLDTR16：16が
MYDT0：16に対して可能状態にされ、２番目
の第２半部バス・サイクルが発される。

最後に、もしアドレス指定されたメモリーが
単一巾、単引出しメモリーであれば、これは
BSACKRと、書込みタイプ１〜３について既
に述べた如き制御信号の組合せとに応答する。
もしDBWDが１に等しければ、メガバス・ア
ダプタは、別の対メモリー書込みが要求され、
ALUアドレス生成装置３３１がアドレスを増
分し、データ出力マルチプレクサが
LDTR16：16をMYDT0：16に対して使用可能
状態にする。第２の書込み要求が生成される。

もし非メモリー照合サイクルが要求される
と、割当てられたプロセサのMREF回線は零
と等しくなり、行先チヤネル番号がビツト
LBCMD0：３に記憶される。局部バス・アダ
プタはチヤネル番号の３ビツトの検査を行い、
もしこれ等が局部バス・プロセサのチヤネル番
号と整合するならば、このアダプタはDCNN
をこのアドレス指定されたプロセサに対して発
してデータおよび制御信号をこれに転送する。

もし局部バス・プロセサ又はカツシエ／
MMUのチヤネル番号が指定されなければ、デ
ータ経路が非メモリー照合メガバス・サイクル
に対して設定される。カツシエ・データ入力マ
ルチプレクサ４０１によりLBDT0：32が
LDTR0：32に対して使用可能状態にされる。
同様に、割当てられたプロセサのVADR0：23
がカツシエ・メモリー兼登録簿４０３により
LBAD0：32に対し可能状態にされる。制御ロ
ジツク４１７は適当な出力をカツシエ制御信号
CACNTRLに対し可能状態にし、メガバス・
アダプタはメガバス・サイクルを取得した後情
報のメガバスに対する転送を可能にする。

もしメガバスにおけるノフの処理装置が中央
サブシステムに対してＩ／Ｏモード指令を発す
るならば、何時BSDCNNが零に等しく、
BSMREF、BSSHBC、BSLOCKが１に等し
く、アドレス・フイールドBSAD8：10が
CPU、SIP、CIP又は中央サブシステムのカツ
シエ／MMUのどれのチヤネル番号を含むかが
メガバス・アダプタによつて認識される。もし
チヤネル番号がCPUのチヤネル番号と等しけ
れば、メガバス・アダプタはCPUが存在する
かどうかを知るため検査する。もしCPPRZT
が零に等しければ、メガバスに対しては一切の
応答が発されない。しかし、もしBSSHBCが
零と等しくなければ、機能コードは割込みを要
求し、割込みレベルはCPUのその時のレベル
より低く、継続中の割込みがその時存在せず、
BSDT0：16は割込みレジスタ５１９に可能状
態にされ、割込み継続INPNDGは１に等しく
セツトされる。BSACKRはこの時１に等しく
セツトされ、メガバスにおける転送装置は
ACKを受取る。

しかし、もしカツシエがその時読出し要求に
応答して第２半部バス・サイクルを待期中でな
ければ、局部バス・サイクルに対する要求はメ
ガバス・アダプタにより開始され、一たん割当
てられると、データ経路は、局部バスの保全お
よびタイミング回線を使用禁止しMBDT0：32
をLBDT0：32に対し可能状態にすることによ
り、局部バスに対してメガバス指令を転送する
ように設定される。これが初期化指令であるか
を知るため機能コードが検査され、もしそうで
なければ、アドレス指定されたプロセサの
DCNN回線が１に等しくなるようにセツトさ
れ、LBSHBCは零に等しくセツトされてメガ
バス情報をメガバスによりアドレス指定される
プロセサに対して転送する。

もしこの機能コードが初期化指令を指定し、
アドレス指定されたプロセサが使用中であれ
ば、NAKがメガバスに対して発される。もし
プロセサは使用中でないが捕捉状態におかれて
おり、入力機能コードが指定されていなかつた
場合は、NAKはメガバスに対して発される。
もしプロセサが捕捉されていないか、あるいは
入力機能コードが指定されていた場合は、アド
レス指定されたプロセサDCNNが１にセツト
され、LBSHBCは零に等しくセツトされ、
ACKはメガバスに対して発される。メガバス
に対するACK又はNAKの送出後、カツシエが
再び割当てるべく使用できる。

前述の如く、メガバス・アダプタは、中央サ
ブシステムにおけるカツシエ・メモリーの保全
性を維持するため、メガバス処理装置により開
始される主記憶装置書込みを捕捉する。もしこ
れ等の書込みが捕捉されずサブシステムにより
処理され、又もし使用された記憶場所がその時
サブシステムのカツシエに複写を記憶させるな
らば、中央サブシステムは最も後のデータを処
理しないことになる。

メガバス書込みデテクタ５１１は、メガバス
からトランシーバ５０３に転送される時１に等
しいBGDCNN、BSWRIT、およびBSMREF
により主記憶装置書込みを認識する。この事象
の状態の認識と同時に、メガバス・サイクルは
FIFOに記憶され、FIFO制御装置５１３は書込
みアドレス・レジスタ５０７の内容を増分す
る。その後、FIFOMTが１に等しくなるよう
セツトされるが、これは書込みアドレス・レジ
スタおよび読出しアドレスレジスタの内容が等
しくなく、これよりFIFOがもはや空でないこ
とを表示するためである。１に等しい
FIFOMTは、要求調停回路網４０７により判
断されるカツシエのFIFOアクセス要求を指定
する。カツシエがFIFOに割当てられる時、デ
ータ経路が局部バス・アダプタに対するFIFO
データ、アドレスおよび制御信号の転送のため
設定される。このことは、FIAD0：23が仮想
アドレス入力マルチプレクサ４０５に与えら
れ、MBDT0：32がカツシエ・データ入力マル
チプレクサ４０１に対して与えられることを意
味する。同様に、FICNTRL0：10が制御ロジ
ツク４１７に与えられる。次に、もしアドレス
指定された記憶場所がその時カツシエに存在
し、FIFO読出しアドレス・レジスタがFIFO制
御装置５１３により１だけ増分されるならば、
カツシエ・メモリーの更新が開始されることに
なる。

書込みアドレス・レジスタ５０７および読出
しアドレス・レジスタは単にマスター・クリア
に応答してリセツトされるカウンタに過ぎない
ため、カウンタの内容が比較され、その結果が
等しければ、FIFOMTは零に等しくなり、
FIFO要求許与信号は零にセツトされ、局部バ
ス・アダプタは別の装置に対しアクセス要求を
自由に与える。

もしFIAD0：23によりアドレス指定される
ワードがカツシエに存在しなければ、無論更新
は行われない。もしアドレス指定されたワード
がカツシエに存在すれば、適当なバイトが
FIBYTE、LBWCT１、LBWCT２および
LBWCT３の値に従つて書込まれる。

もしFIFOMTが零に等しくなければ、カツ
シエは再びFIFOに割当てられ、FIFOにおける
書込みはFIFOMTが零に等しくなる迄処理さ
れる。

当業者にとつては、本発明の範囲および主旨か
ら逸脱することなく本文で開示された望ましい実
施例において変更が可能であることは明らかであ
ろう。このため、本発明は頭書の特許請求の範囲
およびその相当内容に該当する変更例を網羅する
ものとする。

【図面の簡単な説明】

第１図は本発明の装置が内蔵されるシステムを
示す全体的ブロツク図、第２図は第１図に示され
た中央処理装置を示す詳細なブロツク図、第３図
は第２図の中央処理装置の演算論理装置に対する
接続の詳細図、第４図は第２図の中央処理装置に
内蔵された制御ストアの場所の構成の詳細図、第
５図は第２図の中央処理装置に内蔵される制御ス
トアと関連ロジツクとの詳細なブロツク図、第６
図は制御ストアをアドレス指定し種々の分岐条件
に応答するため使用される信号を示す表、第７図
は第２図の中央処理装置の制御ストアを使用可能
状態にするため使用されるテスト・ロジツクを示
す詳細なブロツク図、第８図は第２図の中央処理
装置に内蔵される制御ストアをアドレス指定する
際使用されるマルチプレクサの詳細を示す図、第
９図は第２図の中央処理装置に内蔵される制御ス
トアの記憶場所の対形成操作の一例を示す図、第
１０ａ図乃至第１０ｋ図は本発明の処理装置を接
続する局部バスおよびメガバスのアドレスおよび
データ・クイールドにおける情報を伝送する書式
を示す図、第１１図は本発明の中央サブシステム
におけるプロセサとカツシエ／MMUとの間の情
報の転送を制御するための局部バス・アダプタを
示す詳細なブロツク図、第１２図は本発明の中央
サブシステムとメガバス・アダプタ間の情報の転
送を制御するためのメガバス・アダプタを示す詳
細なブロツク図、第１３図は局部バス・アダプタ
とインターフエースする中央処理装置におけるレ
ジスタを示すブロツク図、第１４図は局部バス・
アダプタとインターフエースするための商業計算
命令プロセサにおけるレジスタを示すブロツク
図、第１５図は局部バス・アダプタとインターフ
エースするための科学計算命令プロセサにおける
レジスタを示すブロツク図、第１６図は本発明の
メガバス・アダプタとインターフエースするため
の単一巾、単一引出し記憶モジユール内のレジス
タを示すブロツク図、第１７図は本発明のメガバ
ス・アダプタとインターフエースするための単一
巾、２倍引出しメモリー内のレジスタを示すブロ
ツク図、第１８図は本発明のメガバス・アダプタ
とインターフエースするための２倍巾のメモリー
内のレジスタを示すブロツク図、第１９図は第２
０ａ図乃至第４６ｂ図のＡおよびＢ部分が相互に
関連する方法を示すブロツク図、第２０ａ図乃至
第３３ｂ図は第１１図に示される局部バス・アダ
プタのハードウエアの態様を示す詳細な論理ブロ
ツク図および第３４ａ図乃至第４６ｂ図は第１２
図に示す如き本発明のメガバス・アダプタのハー
ドウエアの態様を示す詳細な論理ブロツク図であ
る。 １０……データ供給素子、１３……RAMバ
ス、１４……内部バス、１５……演算論理装置
（ALU）、１６……第２素子、１７……外部バス、
３２……Ｌバス、３３……ソース・バス、３７…
…下バス、１００……中央プロセサ（CPU）、１
０１……科学計算命令プロセサ（SIP）、商業計
算命令プロセサ（CIP）、１０３……カツシエ・
メモリー／記憶管理装置（カツシエ／MMU）、
１０５……電気システム・バス、１０６……記憶
モジユール、１０７……入出力（Ｉ／Ｏ）コント
ローラ、１０８……入出力（Ｉ／Ｏ）装置、１０
９……多重回線通信コントローラ／プロセサ
（MLCP）、１１０……第２中央サブシステム。

Claims (1)

1. 【特許請求の範囲】 １ (a) データ、制御信号及び応答信号の双方向
   転送のための第１のビツト幅のシステムデータ
   転送路を有するシステムバス１０５、 (b)(イ) 関連した独自の識別子を有し、前記システ
   ムデータ転送路に結合された第１のビツト幅
   の第１のデータ路BSDT0：32を含み、複数
   の記憶位置にデータを蓄積し、上記第１のデ
   ータ路を介して前記システムデータ転送路に
   よりデータ転送を行ない、データ転送の遂行
   を示す応答信号を発生する第１の記憶モジユ
   ールと、 (ロ) 関連した独自の識別子を有し、前記システ
   ムデータ転送路に結合された第１のビツト幅
   よりも狭い第２のビツト幅の第２のデータ路
   BSDT0：16を含み、複数の記憶位置にデー
   タを蓄積し、上記第２のデータ路を介して前
   記システムデータ転送路によりデータ転送を
   行ない、データ転送の遂行を示す応答信号を
   発生する第２の記憶モジユールと、から成る
   記憶モジユールサブシステム１０８、 (c) サブシステム処理手段１００を有し、前記第
   １又は第２のデータ路への送信のため、前記第
   １のビツト幅の元のデータ転送を前記システム
   母線で行なうようになついて、上記元の各デー
   タ転送が前記第１又は第２の記憶モジユールの
   識別子を含んでいる中央サブシステム１１０、 (d) 前記元のデータ転送に応答して転送された識
   別子と関連した前記記憶モジユールによつて発
   生された前記応答信号を受信し、受信された応
   答信号が上記元のデータ転送が前記第２の記憶
   モジユールに対してなされたことをあらわす時
   追加のデータ転送を開始し、この追加のデータ
   転送により前記サブシステム処理手段から第２
   の記憶モジユールへの前記第２のビツト幅に等
   しいデータビツト数の累積的転送を可能にする
   インターフエース手段メガバスアダプタ、 を備えたデータ処理システム。 ２ (a) システムバス１０５、 (b) 複数の記憶モジユールを有し、これら各記憶
   モジユールは、関連した独自のアドレスを有す
   る複数の蓄積位置にデータ語を蓄積し、第１の
   ビツト幅BSDT0：32又は第１のビツト幅より
   も狭い第２のビツト幅BSDT0：16の前記シス
   テムバスに接続された関連したデータ語転送路
   を有し、データ転送及びデータ転送の要求に応
   答して関連したデータ路上でデータ語を受信し
   かつ送信し、このデータ路での送受信を表示す
   るため上記関連したデータ路に応答信号を供給
   する記憶モジユールサブシステム１０８、 (c) 中央サブシステム処理手段１００を有し、前
   記記憶モジユールの選択されたアドレスからシ
   ステムバスに、前記第１のビツト幅のデータ転
   送のための元の要求を供給し、第１のビツト幅
   の元のデータ転送を記憶モジユールの選択され
   たアドレスに与える中央サブシステム１１０、 (d)(イ) 前記応答信号を受信するようになつてお
   り、前記第２のビツト幅のデータ路を有する
   記憶モジユールのアドレスに関連した蓄積位
   置に対する元のデータ転送の生起を検出し、
   前記システムバスに追加のデータ転送を与え
   て、前記第２のビツト幅のデータ路に関連し
   た記憶モジユールに対し前記検出された元の
   データ転送の全てのビツトの累積的転送を可
   能にする前記システムバスに結合された第１
   の手段５０５，５３１，５３５，５２３と、 (ロ) 前記応答信号を受信するようになつてお
   り、データ転送のための前記元の要求に応答
   して前記第２のビツト幅の関連したデータ路
   を有する記憶モジユールからのデータ転送を
   検出し、前記第１のビツト幅に等しいビツト
   数が前記記憶モジユールから転送されて前記
   検出されたデータ転送を生ぜしめるまで、前
   記検出されたデータ転送により追加のデータ
   転送を生ぜしめるように前記記憶モジユール
   を制御する前記システムバスに結合された第
   ２の手段５０５，５３１，５３５，５２１，
   ５１５，５１７を有するインターフエース手
   段メガバスアダプタ、 を備えたデータ処理システム。