JPH0484253A - バス幅制御回路 - Google Patents

バス幅制御回路

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JPH0484253A
JPH0484253A JP2199793A JP19979390A JPH0484253A JP H0484253 A JPH0484253 A JP H0484253A JP 2199793 A JP2199793 A JP 2199793A JP 19979390 A JP19979390 A JP 19979390A JP H0484253 A JPH0484253 A JP H0484253A
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bus
data
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system bus
buffer
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JP2199793A
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Inventor
Akihisa Oosaki
大崎　暁寿
Koichi Nishida
孝一 西田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、たとえばキャッシュメモリを介在してシステ
ムバスに接続されるＭＰＵ　（マイクロプロセッサ）を
含むデータ処理装置において、ＭＰＵのデータバス幅よ
り小さいデータバス幅にてシステムバスを使用可能とす
ることにより、各種の周辺装置との接続を効率的且つ容
易にするためのバス幅制御回路に関する。
〔従来の技術〕
データ処理装置におけるＭＰＵからメインメモリへのア
クセス時間はＭＰＵの動作周波数の向上及び種々の工夫
により短縮される傾向にある。しかし、主としてメイン
メモリ等に使用される集積度が高いメモリ装置に対する
アクセス時間はそれ程には短縮されていないため、ＭＰ
Ｕによるメインメモリへのアクセス動作の高速化が妨げ
られている。このような状態の打開策としては、集積度
はそれ程高くはないが高速動作が可能でアクセス時間が
短いメモリ素子にて構成されたキャッシュメモリにメイ
ンメモリの記憶内容の一部を保持させておき、このキャ
ッシュメモリに記憶されている内容をＭＰＵへ供給する
ことにより、メインメモリを直接アクセスする回数を削
減して実質的なアクセス時間の短縮を図るという手法が
採用される。これは、ＭＰ［Ｉによるメインメモリに対
するアクセスが局所的に反復する傾向が強いことを利用
したものである。
第７図はそのような従来のキャッシュメモリを組込んだ
データ処理装置の構成例を示すブロック図の一例である
。
第７図において、参照符号２１はＭＰＵ、　６はシステ
ムバスであり両者間にはキャッシュメモリ１が介装され
ている。キャッシュメモリ１とＭＰＵ２１　との間はＭ
ＰＵバス５にて接続されている。また、システムバス６
にはメインメモリを含む種々の周辺装Ｗ４１・・・４ｎ
が接続されており、それぞれの周辺装置４１・・・４ｎ
にはＭＰＵ２１のアドレス空間が割付けられている。
このような従来の構成において、まずある特定のアドレ
スに注目した場合のＭＰＵ２１のリードアクセス時の動
作について説明する。
ＭＰＵ２１によるリードアクセスとは、ＭＰＵ２１が周
辺装置４１・・・４ｎに割付けられているアドレスを出
力することにより、周辺装置４１・・・４ｎのそのアド
レスに格納されているデータを読込む動作である。ＭＰ
ＩＩ２１からのリードアクセスに対してキャツシュメモ
リ１内部に当該データが未だ保持されていない場合には
、キャッシュメモリｌはシステムバス６を介して周辺装
置４１・・・４ｎに対するリードアクセスを行って当該
データを取込み、ＭＰＵバス５を介してＭＰ［１２１へ
人力する。この際、リードアクセスされたデータがキャ
ッシング（キャッシュメモリに保持しておくこと）対象
のアドレス領域内のデータであれば、キャッシュメモリ
ｌはそのデータをそのアドレスと共に自身の内部に保持
する。
一方、ＭＰｔ１２１によるリードアクセスに対してキャ
ッシュメモリエ内部に当該データが保持されている場合
には、キャッシュメモリエばＭＰ［Ｉ２１が出力したア
ドレスに対応して保持しているデータをＭＰＩＩバス５
を介してＭＰＵ２１へ直ちに入力させる。
この際、周辺装置４１・・・４ｎへのリードアクセスは
行われない。
次にある特定のアドレスに注目した場合のＭＰＵ２１に
よるライトアクセス時の動作について説明する。
ＭＰＵ２１によるライトアクセスとは、ＭＰＵ２１が周
辺装置４１・・・４ｎに割付けられているアドレス及び
そのアドレスに格納されるべきデータを出力することに
より、周辺装置４１・・・４ｎのそのアドレスにデータ
を書込む動作である。ＭＰｔ１２１からのライトアクセ
スに対して、キャッシュメモリ１は当該データをアドレ
スと共にシステムバス６へ出力して周辺装置４１・・・
４ｎにライトアクセスする。同時に当該データのアドレ
スがキャツシュメモリ１内部に保持されている場合は対
応するデータを新たなデータに更新する。
ところで、上述のような構成においては、ＭＰＵバス５
及びシステムバス６のバス幅が問題になる場合がある。
？ＩＰＩＩバス５はキャッシュメモリ１とＭＰＩＩ２１
との間のデータ転送に、システムバス６はキャッシュメ
モリ１と各種周辺装置との間のデータ転送に使用されて
いる。
キャンシュメモリ１のＦ’ＩＰＵ２１例のデータバス幅
はＭＰＬ１２１のデータバス幅と一致させておくことに
よりデータ転送の効率を向上させているので、ＭＰＵバ
ス５もそれらと同一のバス幅に構成されている。
また、システムバス６はキャッシュメモリ１のシステム
バス６例のデータバス幅と同一のバス幅を有する。従来
のキャッシュメモリ１では、システムバス６側のバス幅
をＭＰＵ２１側のバス幅と同一にしている。たとえば、
モトローラ社製の？ＩＣ８８２００ではＭＰＵ２１側の
データバスであるＰ−バス及びシステムバス６側のデー
タバスであるトバス共に３２ビット幅に構成されている
（“ＭＣ８Ｂ２００ユーザーズマニユアル”）。
〔発明が解決しようとする課題〕
以上のような理由から、ＭＰＵの高性能化に伴うデータ
バス幅の拡大はシステムバスのバス幅も拡大させている
。しかし、メインメモリ等の周辺機器にはそれ程のバス
幅を必要としない場合がある。
第８図は、ＭＰＵ２１　、キャッシュメモリｌ、ＭＰＵ
２１と同一バス幅を有するメインメモリ３１．　　ＭＰ
Ｕ２１とは異なるバス幅を有するサブメモリ３４等にて
構成されているデータ処理装置の構成を示すブロック図
である。
サブメモリ３４には、たとえばイニシャルプログラムロ
ーダ（ＩＰＬ）等の、それ程にはメモリ容量を必要とし
ないプログラムが格納されている。このサブメモリ３４
のような小容量のメモリでは、第９図に示すような１ビ
ツト輻（深さＭビット）のメモリ素子を複数（たとえば
Ｎ個）配列してビン）幅Ｎを構成するような手法は採ら
れず、第１０図に示すようなそれ自体がある程度のビッ
ト幅、たとえばＮ　（ｘＭ）ビットを有する単体のメモ
リ素子にて構成するような手法が一般的に採られる。
Ｍ、Ｐ　Ｕ　２１のデータバス幅の拡大に比して、第１
０図に示す如きメモリ素子のデータバス幅はそれ程には
拡大されておらず、このためデータバス幅をＭＰＵ２１
のバス幅に一致させることは困難になる。このような場
合には、第８図に参照符号１４にて示しであるようなバ
ス幅制御回路１４をサブメモリ３４とシステムバス６間
に介装する必要が生しる。
第１１図は上述の第８図に示した構成のサブメモＩＪ３
４を共有メモリ３３とし、更に加えて、ＭＰＵ２１とは
異なるバス幅を有するＭＰＵ２２．　　このＭＰＵ２２
用のメインメモリ３２．　　ＭＰＵ２２とメインメモリ
３２との共有メモリ３３とが接続されているシステムバ
ス６０等にて構成されたデータ処理装置のブロック図で
ある。
この第１１図に示した構成は、既存のデータ処理装置に
更に、データバス幅が拡大されたＭＰＵ２１を接続して
全体の処理能力の向上を図った構成例である。第１１図
の構成において、両メインメモリ３１及び３２のデータ
バス幅はそれぞれのＭＰＵ２１及び２２のデータバス幅
と一致している。このため、両ＭＰＵ２１及び２２から
共有メモリ３３へのアクセスを可能とするために、共有
メモリ３３とシステムバス６との間にはバス幅制御回路
１４を設ける必要が生しる。
このように、第８図及び第１１図に示したような構成の
従来のデータ処理装置においては、キャッシュメモリ１
のシステムバス６例のデータバス幅がＭＰＵ２１のデー
タバス幅に固定されているので、データバス幅の変換の
ためにバス幅制御回路１４を特徴とする特に、第１１図
に示されている構成に更に第８図に示されているような
サブメモリ３４を付加する場合には、共有メモリ３３と
サブメモリ３４との双方にバス幅制御回路１４が必要に
なるという問題も生じる。
本発明はこのような事情に鑑みてなされたものであり、
データ処理装置においてたとえばキャッシュメモリのシ
ステムバス側の有効バス幅を変更可能にすることにより
、ＭＰＵよりも小さいバス幅を有する各種の周辺装置と
の接続を効率的且つ容易にしたバス幅制御回路の提供を
目的とする。
キャッシュメモリのシステムバス側の有効バス幅を変更
可能にすることにより、ＭＰＵよりも小さいバス幅を有
する各種の周辺装置との接続を効率的且つ容易にしたバ
ス幅制御回路の提供を目的とする。
〔課題を解決するための手段〕
本発明のバス幅制御回路は、ｎビア）幅の２本のバス間
に配置されていて、第１のバスにはｎビットデータをｍ
ビットずつに分割してバッファリングするバッファ群と
、各バッファを第２のバスの有効データバス幅がｎビッ
トである場合には並列的に第２のバスに接続し、第２の
バスの有効データバス幅がｍビットである場合には第２
のバスの最下位側のｍビットに接続するセレクタ及びそ
の制御手段と、第１のバスのｎビットデータを第２のバ
スにそのまま又はｍビットずつに分割してｎビットデー
タの最下位側に位置させて連続的に第２のバスへ出力さ
せ、また第２のバスのｎビットデータを各バッファにｍ
ビットずつ分割してバッファリングさせた後に同時に第
１のバスへ出力し又は第２のバスのｍビア）のみ有効な
データを順次釜バッファにバッファリングした後、同時
に第１のバスへ出力させる手段とを備えている。
〔作用〕
本発明のバス幅制御回路では、第２のバスの有効データ
バス幅が第１のバスのｎビットより狭いｍビットである
場合に、第１のバスのｎビットデータはｍビットずつに
分割されて各バッファに一旦へソファリングされた後、
それぞれが第２のバスのｎビットの内の最下位側のｍビ
ットに含まれたｎビットデータとして順次第２のバスへ
出力される。また第２のバスのｎビットの内のｍビット
が有効なデータは、複数のデータそれぞれの有効なｍビ
ットが順次釜バッファにバッファリングされた後、第１
のバスへｎビット全てが有効なデータとして出力される
。
〔実施例〕
以下、本発明をその実施例を示す図面を参照して詳述す
る。
第１図は本発明に係るバス幅制御回路のな一構成例を示
すブロック図である。また第２図は第１図に示されてい
る本発明に係るバス幅制御回路をデータ処理装置に備え
られたキャツシュメモリ１内部に組込んだ場合の一構成
例を示すブロック図である。
第２図において、参照符号１はキャッシュメモリであり
、システムバス６を介して図示されていないメインメモ
リ等の周辺機器と、またＭＰＵバス５を介して図示され
ていないＭＰＵとそれぞれ接続されている。
キャッシュメモリ１は、システムバス６との接続のため
のシステムバスインタフェイス（［／Ｆ）１５Ｆ’ｌＰ
Ｕバス５との接続のためのＭＰＩＪバスインクフェイス
（１／Ｆ）１１．　　両インタフェイス１１．１５間に
介装された本発明のバス幅制御回路１４．　　ＭＰＵバ
スインタフェイス１１とバス幅制御回路１４とを接続す
る内部データバス１３及びこの内部データバス１３に接
続されたデータメモリ部１２等にて構成されている。
システムバス６の有効バス幅はバス幅制御回路１４に外
部から与えられるバス幅制御信号−Ｃにより制御される
。バス幅制御信号−Ｃは、キャツシュメモリ１内部で固
定することも可能であるが、通常はキャツシュメモリ１
外部から与えられ、システムバス６のダイナミックなバ
ス幅の変更制御を可能としている。本実施例では説明の
便宜上、ＭＰＵバス５のバス幅は３２ビツト（４バイト
）に固定されており、システムバス６の有効バス幅は３
２ビツト（４バイト）又は８ビツト（１バイト）のいず
れかに可変であるとする。
バス幅制御回路１４は３個のセレクタ１６ａ、　１６ｂ
１６ｃと４個のバッファ　１７ａ、　１７ｂ、　１７ｃ
、　１７ｄ及び制御信号生成部１８等にて構成されてい
る。
セレクタ１６ａ、　１６ｂ、　１６ｃはシステムバスイ
ンタフェイス１５に、バッフｙ　１７ａ、　１７ｂ、　
１７ｃ、　１７ｄは内部データバス１３にそれぞれ接続
されている。また、セレクタ１６ａ　とバッファ１７ａ
、　　セレクタ１６ｂとバッファ１７ｂ　　セレクタ１
６０′とバッファ１７ｃとがそれぞれ接続されており、
バッファ１７ｄは直接システムバスインタフェイス１５
にも接続されている。
システムバスインタフェイス１５は４バイト　（３２ビ
ツト）幅であり、１バイト（８ビツト）ずつの領域に４
区分（１５ａ”１５ｄ）されている。そして、システム
バスインタフェイス１５の各１バイトの領域１５ａ１５
ｂ、　１５ｃ、　１５ｄがそれぞれ上位ビット側から順
に各セレクタ１６ａ、　１６ｂ、　１６ｃ及びバッフｙ
　１７ｄ　と接続されていて相互のデータの送受が可能
になっている。
各セレクタ１６ａ、　１６ｂ、　１６ｃにはバス幅制御
信号札が与えられている。バス幅利ｗＪ信号−〇は、各
セレクタ托ａ、　１６ｂ、　１６ｃとシステムバスイン
タフェイス１５との間の接続状態を制御する。即ち、前
述の如く各セレクタ１６ａ、　１６ｂ、　１６ｃはシス
テムバスインタフェイス１５のそれぞれに対応する１バ
イトの領域１５ａ、　１５ｂ、　１５ｃと接続されてい
ると共に、システムバスインタフェイス１５の最下位側
の１ハイドの領域１５ｄにも接続されている。従って、
バス幅制御信号−Ｃは各セレクタ１６ａ、’　１６ｂ、
　１６ｃをそれぞれに対応するシステムバスインタフェ
イス１５の各領域１５ａ、　１５ｂ、　１５ｃ、　１５
ｄと接続するか、あるいは全てのセレクタ１６ａ、　１
６ｂ、　１６ｃをシステムバスインタフェイス１５の最
下位側の１バイトの領域１５ｄと接続するかの制御を行
う。換言すれば、バス幅制御信号−〇は各バッフｙ　１
７ａ、　１７ｂ、　１７ｃ、　１７ｄをシステムバスイ
ンタフェイス１５の各領域１５ａ、１５ｂ１５ｃ、　１
５ｄにそれぞれ接続するか、あるいは全てのバッフｙ　
１７ａ、　１７ｂ、　１７ｃ、　１７ｄをシステムバス
インタフェイス１５の最下位側の１ハイドの領域１５ｄ
と接続するかの制御を行う。
各バッファ１７ａ、　１７ｂ、　１７ｃは上述のように
それぞれセレクタ１６ａ、　１６ｂ、　１６ｃから与え
られる１バイトのデータをバッファリングし、またバッ
ファ１７ｄはシステムバスインタフェイス１５の最下位
の１バイトの領域１５ｄのデータをバッファリングする
。また、各バッフｙ　１７ａ、　１７ｂ、　１７ｃ、　
１７ｄは内部データバス１３上の４バイトのデータを上
位側から１バイトずつ順にバッファリングする。更に、
各バッフｙ　１７ａ、　１７ｂ、　１７ｃ、　１７ｄは
、それぞれにバッファリングしている各１ハイドのデー
タを上位側からバッフｙ　１７ａ、　１７ｂ、　１７ｃ
、　１７ｄの順に４バイトのデータとして内部データバ
ス１３へ出力する。また各バッフｙ　１７ａ、　１７ｂ
、　１７ｃ、　１７ｄはそれぞれにバッファリングして
いる各１バイトのデータをそれぞれセレクタ１６ａ、　
１６ｂ、　１６ｃ及びシステムバスインタフェイス１５
の最下位側の１バイトの領域１５ｄへ出力する。
このような各バッフｙ　１７ａ、　１７ｂ、　１７ｃ、
　１７ｄにおけるデータの入出力の制御は、制御信号生
成部１８からそれぞれのバッフｙ　１７ａ、　１７ｂ、
　１７ｃ、　１７ｄに与えられる送出制御信号５ＣＩ−
５Ｃ４及びランチＬＣＩ〜ＬＣ４により行われる。
以上のような構成の本発明のバス幅制御回路の動作につ
いて以下に説明する。
〈データ結合動作〉 ここでのデータ結合とは、４個の１バイトデータを１個
の４バイトデータに結合する動作のことである。
バス幅制御信号−〇がシステムバス６の有効バス幅とし
て１バイト（８ビツト）を指定している場合、即ちシス
テムバス６に接続されているたとえばメインメモリ等の
周辺装置のデータバス幅が１バイトである場合について
考える。
システムバス６の有効バス幅が１バイトである場合には
、システムバス６上のデータは第３図に参照符号Ｄ１〜
Ｄ４にて示す如く、４バイト　（３２ビツト）のバス幅
の内の最下位側の１バイトのみが有効なビットイメージ
になり、ハンチングを付しである部分はたとえどのよう
なデータが含まれていても無効になる。換言すれば、各
４バイトデータＤ１〜Ｄ４はそれぞれの最下位側の１バ
イトにのみ有効バイト１〜有効バイト４が含まれている
。
そして、バス幅制御信号−〇がシステムバス６の有効バ
ス幅として１バイトを指定していることにより、各セレ
クタ１６ａ、　１６ｂ、　１６ｃは各バッフｙ　１７ａ
１７ｂ、　１７ｃをシステムバスインタフェイス１５の
最下位側の領域１５ｄと接続する状態に制御されている
。
まず、４バイトデータＤ１がシステムバス６からシステ
ムバスインタフェイス１５へ入力される。この場合、４
バイトデータＤ１の内の１バイトの有効バイト１がシス
テムバスインタフェイスエ５の領域１５ｄに、他の３バ
イトの無効の部分が領域１５ａ、１５ｂ。
１５ｃに入力される。そして、有効バイト１はシステム
バスインタフェイス１５の領域１５ｄからセレクタ１６
ａ、　１６ｂ、　１６ｃを介してバッファ１７ａ、　１
７ｂ、　１７ｃに送出され、また直接バッファ１７ｄに
送出される。
しかし、この時点では制御信号生成部１８はラッチ信号
ＬＣＩのみを有意としてバッファ１７ａに４バイトデー
タＤ１の有効バイト１をバッファリングさせる。
次に、４バイトデータＤ２がシステムバスインタフェイ
ス１５へ入力されてその有効バイト２が各セレクタ１６
ａ、　１６ｂ、　１６ｃを介してまたは直接バッファ 制御信号生成部１８がラッチ信号ＬＣ２のみを有意にす
ることにより、４バイトデータＤ２の有効バイト２がバ
ッファ１７ｂにバッファリングされる。以下同様に、制
御信号生成部１８がラッチ信号ＬＣ３のみを有意にする
ことにより４バイトデータＤ３の有効バイト３がバッフ
ァ１７ｃに、制御信号生成部１８がラッチ信号ＬＣ４の
みを有意にすることにより４バイトデータＤ４の有効バ
イト４がバッファ１７ｄにそれぞれバッファリングされ
る。そして、制御信号生成部１８が各バッフｙ　１７ａ
、　１７ｂ、　１７ｃ、　１７ｄに与えている送出制御
信号ＳＣＩ〜ＳＣ４を内部データバス１３側に制御する
ことにより、各バッファ１７ａ、　１７ｂ１７ｃ、　１
７ｄにバッファリングされている有効ハイド１〜有効バ
イト４が内部データバス１３へ並列出力されることによ
り、第４図に示す如き４ハイドデータＤＯが内部データ
バス１３へ出力される。
なお、バス幅制御信号−〇がシステムバス６の有効デー
タバス幅を４バイトとしている場合には、システムバス
６からシステムバスインタフェイス１５へ入力される４
バイトデータは第５図に示す如くになる。またこの場合
、各セレクタ１６ａ、　１６ｂ１６ｃは各バッフｙ　１
７ａ、　１７ｂ、　１７ｃをシステムバスインタフェイ
ス１５の各領域１５ａ、　１５ｂ、　１５ｃと接続する
ように制御される。
４バイトデータＤＯは、上位側から順に各１バイトずつ
がシステムバスインタフェイス１５の各領域１５ａ、　
１５ｂ、　１５ｃ、　１５ｄへ入力され、更に各セレク
タ１６ａ、　１６ｂ、　１６ｃを介しであるいは直接バ
ッファ１７ａ１７ｂ、　１７ｃ、　１７ｄへそれぞれ送
出される。この際、制御信号生成部１８が各ラッチ信号
ＬＣＩ〜ＬＣ４を同時に有意にすることにより、各バッ
ファ１７ａ、　１７ｂ１７ｃ、　１７ｄに４バイトデー
タの各１ハイドがバッファリングされる。そして、次に
制御信号生成部１８が送出制御信号ＳＣＩ〜ＳＣ４を内
部データバス１３側に制御すれば、システムバス６から
システムバスインタフェイス１５に入力された第５図に
示す如き４バイト全てが有効なデータが内部データバス
１３へそのまま出力される。
〈データ分割動作〉 ここでのデータ分割とは、全てのバイトが有効な１個の
４バイトデータを分割して４個の１バイトデータに分割
する動作のことである。
バス幅制御信号−Ｃがシステムバス６の有効データバス
幅として１バイトを指定している場合について考える。
なお、この場合は前述の如く、各セレクタ１６ａ、　１
６ｂ、　１６ｃは各バッフｙ　１７ａ、　１７ｂ、　１
７ｃをシステムバスインタフェイス１５の各ＳＪＩ域１
５ａ、　１５ｂ１５ｃ、　１５ｄに接続するようにバス
幅制御信号−Ｃにより制御される。
内部データバス１３上に第４図に示す如き各１ハイドの
有効バイト１〜４にて構成される全バイトが有効な４バ
イトデータＤＯが出力されているとする。この４バイト
データＤＯは制御信号生成部１８がランチ信号ＬＣＩ〜
ＬＣ４の全てを同時に有意とすることにより、各有効バ
イト１〜４が上位側から順に各バッフｙ　１７ａ、　１
７ｂ、　１７ｃ、　１７ｄに同時にバッファリングされ
る。各バッフｙ　１７ａ、　１７ｂ、　１７ｃ、　１７
ｄにバッファリングされた各１バイトの有効バイト１〜
４は、制御信号生成部１８がまず送出制御信号ＳＣ１を
セレクタ１６ａ側にすることにより、有効バイト１がバ
ッファ１７ａからセレクタ１６ａへ送出される。
この際、バス幅制御信号ｈｃが有効データバス幅を１バ
イトに指定しているので、セレクタ１６ａはシステムバ
スインタフェイス１５の最上位側のｔｉｌｌ［１５ａで
はなく最下位側の領域１５ｄと接続されている・従って
・バッファ１７ａにバッファリングされている有効バイ
トｌはセレクタ１６ａを介してシステムバスインタフェ
イス１５の最下位側のｅＮ域１５ｄへ送出される。これ
により、第４図に示されている４バイトデータＤＯの有
効バイｌ−１が第３回に示されている４バイトデータＤ
１の最下位側の１バイトの部分となってシステムバス６
へ送出される。
以下同様に、制御信号生成部１Ｂが送出制御信号ＳＣ２
〜ＳＣ４ヲｌ１ｌｌ［次的にシステムバスインタフェイ
ス１５側に制御することにより、各バッファ１７ｂ、１
７ｃ１７ｄにそれぞれバッファリングされている４ハイ
ドデータＤＯの有効バイト２．３．　４が各セレク１６
ｂ。
１６ｃを介してまたは直接システムバスインタフェイス
１５の最下位側の領域１５ｄへ送出される。これにより
、第３図に示されている如く、それぞれ有効ハイ）２，
３．４を最下位側の１バイトに含む４ハイドデータＤ２
〜Ｄ４がシステムバス６へ送出される。
なお、バス幅制御信号−Ｃがシステムバス６の有効デー
タバス幅として４バイトを指定している場合は、内部デ
ータバス１３上に出力されている第５図に示す如き全部
のバイトが有効な４バイトデータＤＯは上述の場合と同
様に各バッファ１７ａ、　１７ｂ１７ｃ、　１７ｄにバ
ッファリングされる。そして、制御信号生成部１８が送
出制御信号ＳＣＩ〜ＳＣ４を同時にシステムバスインタ
フェイス１５側に制御する。この場合、各セレクタ１６
ａ、　１６ｂ、　１６ｃはそれぞれシステムバスインタ
フェイス１５の対応するｇＨ１１５ａ。
１５ｂ、　１５ｃを選択するようにバス幅制御信号−Ｃ
により制御されているので、各バッファ１７ａ、　１７
ｂ１７ｃ、　１７ｄにバッファリングされている各１バ
イトのデータが同時にシステムバスインタフェイス１５
の各領域１５ａ、　１５ｂ、　１５ｃ、　１５ｄに送ら
れて一つの４バイトデータとしてシステムバス６へ送出
される。
これにより、内部データバス１３上に送出されている４
バイトデータがそのままシステムバス６へ送出される。
次に上述のような本発明のバス幅制御回路を組込んだキ
ャッシュメモリの動作について以下に説明する。
〈リードアクセス動作〉 （１）「リードアクセス対象のデータがキャッシュメモ
リｌ内に保持されていない場合」 キャッシュメモリ１は、リードアクセス対象のデータが
自身の内部に保持されていない場合には、システムバス
６側にリードアクセスを行って当該データをメインメモ
リ等の周辺機器からシステムバス６へ出力させる。
システムバス６へ出力されたデータのデータ幅が１バイ
トであるとされた場合のシステムバス６上の当該データ
のビットイメージは第３図に示す如くになる。そして、
このようなデータがシステムバスインタフェイス１５か
らキャッシュメモリｌに順次取込まれ、４個一組で結合
されて第４図に示す４バイトデータＤｏとして内部デー
タバス１３へ送出される。
一方、システムバス６へ出力されたデータのデータ幅が
４バイトであるとされた場合のシステムバス６上の当該
データのビットイメージは第５図に示す如くになる。そ
して、このようなデータはそのまま内部データバス１３
へ送出される。
ＭＰＵバスインタフェイス１１は上述のいずれかの動作
により内部データバス１３へ送出されたデータを更にＭ
ＰＵバス５へ送出し、ＭＰＵバス５例のリードアクセス
に対応する。同時にデータメモリ部１２は当該アドレス
がキャッシングアドレス領域内であれば、内部データバ
ス１３上に送出されているデータを取込んで保持する。
（２）「リードアクセス対象のデータがキャッシュメモ
リ１内に保持されている場合」 ＭＰＵバス５からのリードアクセスに対して、データメ
モリ部１２は当該データを内部データバス１３へ送出す
る。内部データバス１３へ送出されたデータは、第４図
又は第５図のいずれかに示すビア）イメージを有する４
バイトデータである。このデータがＭＰＵバスインクフ
ェイス１１を介してＭＰＵバス５へ送出されることによ
り、ＭＰＵバス５側のリードアクセスに応答する。
〈ライトアクセス動作〉 ＭＰＵバス５側からのライトアクセスに対して、ＭＰ［
Ｉバスインタフェイス１１は当該データを内部データバ
ス１３へ取込む。内部データバス１３上のデータのビッ
トイメージは第４図又は第５図に示されている如くであ
る。
バス幅制御信号−Ｃにより指定されている出力データ幅
が１ハイドである場合、当該データはバス幅制御部１４
によるデータ分割動作を受けて第３図に示す如きビット
イメージのデータに分割されてシステムバスインタフェ
イス１５へ送出される。
この際、システムバスインタフェイス１５へ出力される
データは各バッフｙ　１７ａ＋　１７ｂ、　１７ｃ、　
１７ｄに最初にバッファリングされるので、爾後各バッ
フｙ　１７ａ、　１７ｂ、　１７ｃ、　１７ｄにバッフ
ァリングされているそれぞれ１バイトのデータが順次シ
ステムバスインタフェイス１５へ出力される間に、内部
データバス１３側に接続されているＭＰＩＪによるリー
ドアクセスがキャッシュメモリ１にヒツトすればＭＰＵ
は動作をｍ続することが可能になる。換言すれば、第６
図の模式図に示す如く、第ｎサイクルにおいてＦＩＰＵ
は各バンブｙ　１７ａ、　１７ｂ、　１７ｃ、　１７ｄ
へ当該データをバッファリングした時点でそのライトア
クセスが終了する。そして、４バイトデータを構成する
各有効バイト１〜有効バイト４はそれぞれシステムバス
インタフェイス１５から第ｎ−第ｎ＋３サイクルにかけ
ての４サイクルの間に順次ライトアクセスされる。従っ
て、この第ｎ＋１〜第ｎ＋３サイクルの３サイクルの間
において、ＭＰＵとキャッシュメモリ１との間でのみ実
行可能な処理、即ちＭＰＵによるリードアクセスがキャ
ッシュメモリｌにヒントした場合のリードアクセスが可
能である。
バス幅制御信号−〇により指定されている出力データ幅
が４バイトである場合、当該データはバス幅制御部１４
において分割も結合もされずにそのままシステムバスイ
ンタフェイス１５へ送出される。
システムバスインタフェイス１５は上述のいずれかの動
作により送出されたデータをシステムバス６へ出力して
ライトアクセスを行う。同時にデータメモリ部１２は当
該データのアドレスに対応するデータが既に内部に保持
されていれば、当該データを取込んで更新する。
以上がＭＰＵバス５からのアクセス動作に対するキャッ
シュメモリ１の動作である。キャッシュメモリ１のシス
テムバス６例の有効バス幅はバス幅制御回路により設定
されていてＭＰＵバス５のデータバス幅には依存しない
ので、ＭＰＩＪとデータ幅が異なる各種の周辺装置との
接続が効率的且つ容易に行える。
〔発明の効果〕
以上に詳述したように本発明によれば、ＭＰＵとは有効
データバス幅が異なるたとえばメインメモリ等の周辺装
置が接続されている場合にも、両方向への有効データバ
ス幅の変換制御が容易であり、データ処理装置のシステ
ム構成上の自由度が格段に向上する。
更に本発明のバス幅制御回路を上記実施例の如くキャッ
シュメモリに組込んで使用する構成において、周辺装置
のバス幅がＭＰＵ側のバス幅より狭い場合には、ＭＰＵ
によるライトアクセスの際のＭＰＬＩ側の待機時間を削
減することが可能になる。換言すれば、本発明のバス幅
制御回路のバス幅が固定されている側からバス幅が可変
の側へデータをバス幅を狭めつつ出力する場合には、デ
ータの出力が全て終了せずともバス幅が固定されている
側でのみ可能な処理を実行することが可能になる。
【図面の簡単な説明】
第１図は本発明に係るバス幅制御回路の構成を示すブロ
ック図、第２図は本発明に係るバス幅制御回路を組込ん
だキャッシュメモリを備えたデータ処理装置の構成を示
すブロック図、第３図は４バイト幅のバス上に１バイト
の有効バイトを含むデータが存在する場合のビットイメ
ージを示す模式図、第４図は１バイトの有効バイトを結
合して４バイトのデータを構成した場合のビットイメー
ジを示す模式図、第５図は４バイトの有効バイトを含む
４バイトデータのビットイメージを示す模式図、第６図
は本発明のバス幅制御回路を組込んだキャッシュメモリ
の動作状態と動作サイクルとの関係を示す模式図、第７
図は従来のキャッシュメモリを組込んだデータ処理装置
の構成例を示すブロック図、第８図はＭＰＵとは異なる
バス幅を有する周辺装置が接続されているデータ処理装
置の構成を示すブロック図、第９図及び第１０図はデー
タ処理装置の周辺装置としての小容量メモリの構成例を
示す模式図、第１１図は上述の第８図に示した構成のデ
ータ処理装置にキャッシュメモリを組込んだ従来のデー
タ処理装置の構成を示すブロック図である。 −Ｃ・・・バス幅制御信号　しＣＩ−ＬＣ４・・・ラッ
チ信号５ＣＩ−５Ｃ４・・・送出側？Ｉｌ信号　　１３
・・・内部データバス　　１５・・・システムバスイン
タフェイス　１６ａ。 １６ｂ、　１６ｃｍセレクタ　　１７ａ、１７ｂ、　１
７ｃ、　１７ｄ　−バッファ　　１Ｂ・・・制御信号生
成部 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. （１）ｎビット幅の第１のバスと、 ｎビット幅の第２のバスと、 複数のバッファにて構成され、各バッファがｎビットの
    データをｍビットずつに分割した各部分的データそれぞ
    れをバッファリングし、且つ並列的に前記第１のバスと
    接続されたバッファ群と、 前記各バッファを並列的に前記第２のバスと接続するか
    、または各バッファを前記第２のバスの最下位側のｍビ
    ットに接続するかを切換えるセレクタと、 前記第２のバスの有効データバス幅がｍビットである第
    １の場合は、前記各バッファを前記第２のバスの最下位
    側のｍビットに接続させ、前記第２のバスの有効データ
    バス幅がｎビットである第２の場合は、前記各バッファ
    を並列的に前記第２のバスに接続させるセレクタ制御手
    段と、 前記第１の場合に、前記第２のバスから複数のデータを
    前記バッファ群に順次的にバッファリングさせた後、前
    記第１のバスへ同時的に出力させ、前記第１のバスから
    １データを前記各バッファへバッファリングさせた後、
    前記第２のバスへ順次的に出力させ、前記第２の場合に
    、前記第２のバスから１データを前記バッファ群にバッ
    ファリングさせた後、前記第１のバスへ同時に出力させ
    、前記第１のバスから１データを前記各バッファへバッ
    ファリングさせた後、前記第２のバスへ同時的に出力さ
    せる制御手段と を備えたことを特徴とするバス幅制御回路。
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