JPH0325873B2 - - Google Patents
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- JPH0325873B2 JPH0325873B2 JP58124462A JP12446283A JPH0325873B2 JP H0325873 B2 JPH0325873 B2 JP H0325873B2 JP 58124462 A JP58124462 A JP 58124462A JP 12446283 A JP12446283 A JP 12446283A JP H0325873 B2 JPH0325873 B2 JP H0325873B2
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- JP
- Japan
- Prior art keywords
- sbd
- circuit
- voltage
- current
- reference voltage
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
本発明は半導体メモリの周辺回路に用いられる
基準電圧発生回路に関する。 従来バイポーラ型半導体メモリにおいては高速
の読出し書込み動作を行なう為に、第１図に示す
様に負荷抵抗RC，Cに並列にシヨツトキバリヤ
ダイオード（SBD）DC，Cを接続しマルチエミ
ツタトランジスタの飽和を防いでいた。 第１図において読出し書込み動作はWC、Cに
加えられる信号により行なわれる。このWC、C
信号は従来より第２図に示される様な回路で発生
される。以下この回路動作について説明する。 VR0、VR1は入力信号に対するリフアランス電
圧であり通常VR0＝−1.3V、VR1＝−2.1Vに選ば
れる。は読出し書込み制御信号でありVR1よ
り高い電圧（ High）で読し状態であり、
VR1より低い電圧（ Low）で書込み状態と
なる。DIはデータ入力端子であり、がHigh
の場合はQ5、Q6は導通しないのでDI電圧いかん
によらずWC、Cの電圧は一定である。しかし
WEがLowの場合はQ4が導通するのでWC、Cに
は、DIがHigh or Lowの電圧に応じて、以下に
説明するレベルが発生する。 WC、Cレベルは次の様にして決められる。基
準電圧発生回路で発生されるVBはD1、D2、D3及
びQ1の順方向電圧をVfとして、VB＝VfD1＋VfD2
＋VfD3−VfQ1＝2Vfとなる。 同様にQ2のベースエミツタ間電圧もVfとして
Q2を流れる電流は、Ｉ＝（VB−VfQ2）／R3＝Vf／
R3である。今抵抗、R4＝R5＝R3、R6＝R7＝R3／
２、及びシヨツトキバリヤダイオード（SBD）
の順方向電圧をVSBDとする。するとWC、Cのレ
ベルはEがHighの場合はQ3が導通しＩがD4、
D5に２等分され分流するので WC＝１／２Ｉ×R5＋VfQ7＝１／２Vf＋Vf、Cも同様。 ……(1) となる。ただしここで、１／２Ｉ×R5＝１／２Vf400 ｍＶ＜VSBD、であるのでD6、D7は導通しないと
した。がLowの場合は、DIがHighの時Q4，
Q5が導通するので C＝VSBD(D6)＋Ｉ×R6＋VfQ8 ＝VSBD＋１／２Vf＋Vf ……(2) WC＝VfQ7＝Vf ……(3) となる。これらを整理すると、DIのレベルに
よつて下表が得られる。
基準電圧発生回路に関する。 従来バイポーラ型半導体メモリにおいては高速
の読出し書込み動作を行なう為に、第１図に示す
様に負荷抵抗RC，Cに並列にシヨツトキバリヤ
ダイオード（SBD）DC，Cを接続しマルチエミ
ツタトランジスタの飽和を防いでいた。 第１図において読出し書込み動作はWC、Cに
加えられる信号により行なわれる。このWC、C
信号は従来より第２図に示される様な回路で発生
される。以下この回路動作について説明する。 VR0、VR1は入力信号に対するリフアランス電
圧であり通常VR0＝−1.3V、VR1＝−2.1Vに選ば
れる。は読出し書込み制御信号でありVR1よ
り高い電圧（ High）で読し状態であり、
VR1より低い電圧（ Low）で書込み状態と
なる。DIはデータ入力端子であり、がHigh
の場合はQ5、Q6は導通しないのでDI電圧いかん
によらずWC、Cの電圧は一定である。しかし
WEがLowの場合はQ4が導通するのでWC、Cに
は、DIがHigh or Lowの電圧に応じて、以下に
説明するレベルが発生する。 WC、Cレベルは次の様にして決められる。基
準電圧発生回路で発生されるVBはD1、D2、D3及
びQ1の順方向電圧をVfとして、VB＝VfD1＋VfD2
＋VfD3−VfQ1＝2Vfとなる。 同様にQ2のベースエミツタ間電圧もVfとして
Q2を流れる電流は、Ｉ＝（VB−VfQ2）／R3＝Vf／
R3である。今抵抗、R4＝R5＝R3、R6＝R7＝R3／
２、及びシヨツトキバリヤダイオード（SBD）
の順方向電圧をVSBDとする。するとWC、Cのレ
ベルはEがHighの場合はQ3が導通しＩがD4、
D5に２等分され分流するので WC＝１／２Ｉ×R5＋VfQ7＝１／２Vf＋Vf、Cも同様。 ……(1) となる。ただしここで、１／２Ｉ×R5＝１／２Vf400 ｍＶ＜VSBD、であるのでD6、D7は導通しないと
した。がLowの場合は、DIがHighの時Q4，
Q5が導通するので C＝VSBD(D6)＋Ｉ×R6＋VfQ8 ＝VSBD＋１／２Vf＋Vf ……(2) WC＝VfQ7＝Vf ……(3) となる。これらを整理すると、DIのレベルに
よつて下表が得られる。
【表】
第１図のマルチエミツタメモルセルの読出し書
込み動作を以下に説明する。まずEがHighすな
わち読出し状態ではWC、Cは上表通り1.5Vfで
あり、セルのコレクタレベルＣ、はQCがON、
QCがOFFとしているとして Ｃ＝Vf＋VSBD（DC） ……(4) ＝Vf＋ID×C／hFE ……(5) である。ここでWTのレベルをVfとした。このと
き正常な読出しが行なわれる為には読出し電流
ID，IDは、IDがQCよりDがWCより流れる必要があ
る。この為にはQWCとQCの差動電圧（QWCのベー
ス電圧とQCのベース電圧の差）△V1及びWCと
QCの差動電圧（WCのベース電圧とCのベース電
圧の差）△V2は下記条件を満足する必要がある。 △V1＝WC−＝0.5Vf−ID×C／hFE＞０……(6) △V2＝Ｃ−C＝VSBD−0.5Vf＞０ ……(7) これは今Vf＝800ｍＶ、VSBD＝700ｍＶ、ID＝１
ｍＡ、RC＝20KΩ、hFE＝100と仮定すると(6)式は
400ｍＶ−１ｍＡ×20kΩ／100＝200ｍＶ、(7)式は
700ｍＶ−400ｍＶ＝300ｍＶとなり、読出しは可
能である事が判る。 次に書込みについて考察する。今QCがONして
いるとして、これをCがONする様にするには
WC＝Vf、WC＝1.5Vf＋VSBDとしなければならな
い。すると書込み直前の読出し状態でＣ＝Vf＋
VSBD、＝Vf＋C×ID／hFEであるので上記WC、
WCレベルが印加されると △V3＝C−Ｃ＝1.5Vf＋VSBD −（Vf＋VSBD）＝0.5Vf＞０ ……(8) △V4＝−WC＝Vf＋C×ID／hFE −（Vf）＝CID／hFE＞０ ……(9) であるので直ちにQCはOFFとなり、CはONし
セル内容が反転する。ここで注目しなければなら
ないのは第２図のSBD D6、D7の順方向電圧VSBD
がセルのDC、Cのそれと等しいので(8)、(9)式で
示されるQWCとQCやWCとCの差動電圧△V3や△
V4はSBDの順方向電圧によらない事である。こ
の様にして従来メモリセルの書込み電圧を発生さ
せる回路にSBDを導入し、SBD特性のバラツキ
を吸収する様にしていた。ところがこの第２図の
従来例では読出し状態において(6)式に示すQWCと
QCの差動電圧△V1が高温側で極端に小さくなる
と言う欠点があつた。 すなわち(6)式でVfの温度係数を後述の様に−
1.47ｍＶ／℃、Ｔ＝０℃のVfを800ｍＶと仮定す
ると△V1は Ｔ＝０℃：△V1＝WC−＝400ｍＶ −20kΩ×1mA／100＝200ｍＶ Ｔ＝100℃：△V1＝WC−＝400ｍＶ −１／２×1.47ｍＶ／℃×100℃−200ｍＶ ＝400ｍＶ−74ｍＶ−200ｍＶ＝126ｍＶ (10) となる。これよりQWCとQCの差動電圧△V1はＴ
＝０℃では200ｍＶあるがＴ＝100℃では126ｍＶ
まで小さくなる。この為さらにRCやhFEのバラツ
キを考慮した場合QWCとQCの差動電圧△V1はさ
らに小さくなりIDの一部がQWCよりもれ流れ始め
るので正しい読出しができなくなる。 本発明の目的は、この様な従来回路の欠点を除
き、すべての温度範囲にわたつて安定な読出しを
行なう事ができる回路を提供する事にある。 すなわちシヨツトキバリヤダイオードとダイオ
ードが直列接続された第１の回路と該第１の回路
の一端がベースに接続されエミツタホロウ動作す
るトランジスタを含む第２の回路より成る基準電
圧発生回路において、該トランジスタの単位面積
当りの電流量が該ダイオードの単位面積当りの電
流量の10分の１以下である事を特徴とする基準電
圧発生回路においてはこの様な欠点を解決する事
ができる。 第３図は本発明の具体的な実施例である。第２
図と同様WC、Cのレベルを計算する。回路動作
の詳細な説明に入る前に次の仮定をする。 (1) 抵抗の温度係数をゼロとする。 (2) ダイオードあるいはトランジスタのベースと
エミツタ間の電流電圧の式 If＝I0 ｅ×ｐ〔Vf〕．θ＝nkT／ｑ≒30ｍＶ
……（11） I0：PN接合飽和電流 (3) Vfの温度係数 △Vf／△Ｔ＝（Vf−Eg）／T.T絶対温度（〓）
……（12） Eg：シリコンのエネルギバンドギヤツプ電圧
で約1200ｍＶの値を持つ。 まずVBの電圧を計算する。 Q1のベースエミツタ間電圧をVf′として VB＝VSBD＋VfD2＋VfD3−VfQ1＝VSBD＋2V
f−Vf′……（13） よつてQ2のコレクタ電流Ｉは Ｉ＝（VB−VfQ2）／R3 ＝（VSBD＋Vf−Vf′）／R3 ……（14） となる。R3＝R5としてWC、Cのレベルは第２
図の説明と同様にして
込み動作を以下に説明する。まずEがHighすな
わち読出し状態ではWC、Cは上表通り1.5Vfで
あり、セルのコレクタレベルＣ、はQCがON、
QCがOFFとしているとして Ｃ＝Vf＋VSBD（DC） ……(4) ＝Vf＋ID×C／hFE ……(5) である。ここでWTのレベルをVfとした。このと
き正常な読出しが行なわれる為には読出し電流
ID，IDは、IDがQCよりDがWCより流れる必要があ
る。この為にはQWCとQCの差動電圧（QWCのベー
ス電圧とQCのベース電圧の差）△V1及びWCと
QCの差動電圧（WCのベース電圧とCのベース電
圧の差）△V2は下記条件を満足する必要がある。 △V1＝WC−＝0.5Vf−ID×C／hFE＞０……(6) △V2＝Ｃ−C＝VSBD−0.5Vf＞０ ……(7) これは今Vf＝800ｍＶ、VSBD＝700ｍＶ、ID＝１
ｍＡ、RC＝20KΩ、hFE＝100と仮定すると(6)式は
400ｍＶ−１ｍＡ×20kΩ／100＝200ｍＶ、(7)式は
700ｍＶ−400ｍＶ＝300ｍＶとなり、読出しは可
能である事が判る。 次に書込みについて考察する。今QCがONして
いるとして、これをCがONする様にするには
WC＝Vf、WC＝1.5Vf＋VSBDとしなければならな
い。すると書込み直前の読出し状態でＣ＝Vf＋
VSBD、＝Vf＋C×ID／hFEであるので上記WC、
WCレベルが印加されると △V3＝C−Ｃ＝1.5Vf＋VSBD −（Vf＋VSBD）＝0.5Vf＞０ ……(8) △V4＝−WC＝Vf＋C×ID／hFE −（Vf）＝CID／hFE＞０ ……(9) であるので直ちにQCはOFFとなり、CはONし
セル内容が反転する。ここで注目しなければなら
ないのは第２図のSBD D6、D7の順方向電圧VSBD
がセルのDC、Cのそれと等しいので(8)、(9)式で
示されるQWCとQCやWCとCの差動電圧△V3や△
V4はSBDの順方向電圧によらない事である。こ
の様にして従来メモリセルの書込み電圧を発生さ
せる回路にSBDを導入し、SBD特性のバラツキ
を吸収する様にしていた。ところがこの第２図の
従来例では読出し状態において(6)式に示すQWCと
QCの差動電圧△V1が高温側で極端に小さくなる
と言う欠点があつた。 すなわち(6)式でVfの温度係数を後述の様に−
1.47ｍＶ／℃、Ｔ＝０℃のVfを800ｍＶと仮定す
ると△V1は Ｔ＝０℃：△V1＝WC−＝400ｍＶ −20kΩ×1mA／100＝200ｍＶ Ｔ＝100℃：△V1＝WC−＝400ｍＶ −１／２×1.47ｍＶ／℃×100℃−200ｍＶ ＝400ｍＶ−74ｍＶ−200ｍＶ＝126ｍＶ (10) となる。これよりQWCとQCの差動電圧△V1はＴ
＝０℃では200ｍＶあるがＴ＝100℃では126ｍＶ
まで小さくなる。この為さらにRCやhFEのバラツ
キを考慮した場合QWCとQCの差動電圧△V1はさ
らに小さくなりIDの一部がQWCよりもれ流れ始め
るので正しい読出しができなくなる。 本発明の目的は、この様な従来回路の欠点を除
き、すべての温度範囲にわたつて安定な読出しを
行なう事ができる回路を提供する事にある。 すなわちシヨツトキバリヤダイオードとダイオ
ードが直列接続された第１の回路と該第１の回路
の一端がベースに接続されエミツタホロウ動作す
るトランジスタを含む第２の回路より成る基準電
圧発生回路において、該トランジスタの単位面積
当りの電流量が該ダイオードの単位面積当りの電
流量の10分の１以下である事を特徴とする基準電
圧発生回路においてはこの様な欠点を解決する事
ができる。 第３図は本発明の具体的な実施例である。第２
図と同様WC、Cのレベルを計算する。回路動作
の詳細な説明に入る前に次の仮定をする。 (1) 抵抗の温度係数をゼロとする。 (2) ダイオードあるいはトランジスタのベースと
エミツタ間の電流電圧の式 If＝I0 ｅ×ｐ〔Vf〕．θ＝nkT／ｑ≒30ｍＶ
……（11） I0：PN接合飽和電流 (3) Vfの温度係数 △Vf／△Ｔ＝（Vf−Eg）／T.T絶対温度（〓）
……（12） Eg：シリコンのエネルギバンドギヤツプ電圧
で約1200ｍＶの値を持つ。 まずVBの電圧を計算する。 Q1のベースエミツタ間電圧をVf′として VB＝VSBD＋VfD2＋VfD3−VfQ1＝VSBD＋2V
f−Vf′……（13） よつてQ2のコレクタ電流Ｉは Ｉ＝（VB−VfQ2）／R3 ＝（VSBD＋Vf−Vf′）／R3 ……（14） となる。R3＝R5としてWC、Cのレベルは第２
図の説明と同様にして
【表】
となる。第２図と同様にしてまず読出し状態での
QWCとQCの差動電圧△V1及びWCとCの差動電圧
△V2は △V1′＝WC−＝１／２（VSBD＋Vf−Vf′） ＋Vf−Vf−ID×C／hFE ＝１／２（VSBD＋Vf−Vf′） −ID×C／hFE ……（15） △V2′＝Ｃ−C＝Vf＋VSBD −〔１／２（VSBD＋Vf−Vf′）＋Vf〕 ＝１／２VSBD−１／２（Vf−Vf′） ……（16） となる。 また書込み状態では(8)、(9)式と同様に計算して △V3′＝WC−Ｃ＝VSBD＋2Vf−Vf′ −（Vf＋VSBD）＝Vf−Vf′ ……（17） △V4′＝−WC＝Vf＋CID／hFE −（Vf）＝CID／hFE ……（18） となる。ここで（15）、（16）、（17）及（18）式で
示されるメモリセルの読出し書込み動作が完全に
行なわれる為には差動電圧△V1、△V2、△V3及
び△V4は常に正である必要がある。しかし実際
の動作を考えると、例えば読出し状態におけるID
のQWCよりのもれ量はIDの10分の１以下でなくて
はQWC、WCのコレクタ部に構成された読出し電
流検出回路の動作が不能になる。同様にDのCの
もれ電流もID／10以下でなくてはセルは反転して
しまう。 書込み状態においても読出し状態と同様に考え
られ、書込みが正常にかつ高速に行なわれる為に
はQWCとQCの電流比あるいはWCとCの電流比は
１対10以上ある必要がある。 ところでQWCとQCあるいはWCとCの電流比が
１対10以上である為のQWCとQC（あるいはWCと
QC）の差動電圧は、（11）式からIf１ケタ変化す
る時のVfの変化量を求めれば良い。 すなわち（11）式より △Vf＝Vf（If＝10）−Vf （If＝１）＝θ×ln10＝69ｍＶ が電流比１対10を生じさせる差動電圧である。こ
こで（17）式△V3′にこの値を適用するとVf−
Vf′＞69ｍＶとなり電源回路のエミツタホロワト
ランジスタQ1の電流密度は周辺回路のダイオー
ドやトランジスタの電流密度の1/10以下でなくて
はならない事が判る。 次にメモリ回路の動作上最も大切な（15）式△
V1′の温度係数について考える。今VSBD＝700ｍ
Ｖ、△VSBD／△Ｔ＝−１ｍＶ／℃と仮定する。今
上述の電流比を１／10と１／100の２通りの場合
について計算する。Vf、Vf′の温度係数は（12）
式よりＴ＝０℃を基準として △Vf／△Ｔ＝（800ｍＶ−1200ｍＶ） ／273℃＝−1.47ｍＶ／℃ ……（19） △f′についてはVf′＝721ｍＶ（800ｍＶ−69ｍ
Ｖ）の場合（１／10の電流比） △Vf／△Ｔ＝（721−1200） ／273℃＝−1.75ｍＶ／℃ ……（20） Vf′＝652ｍＶ（800ｍＶ−２×69ｍＶ）の場合
（１／100の電流比） △Vf／△Ｔ＝（652−1200） ／273℃＝−2.01ｍＶ／℃ ……（21） となる。これより（10）式と同様にしてVf′＝
721ｍＶの場合（１／10の電流比）とVf′＝652ｍ
Ｖの場合（１／100の電流比）の２つについて△
V1′を計算すると Vf′＝721ｍＶ：（１／10の電流比） Ｔ＝０℃：△V1′＝１／２（700＋800−721） −20kΩ×１ｍＡ／100＝185ｍＶ Ｔ＝100℃：△V1′＝１／２（700ｍＶ−１ｍＶ／℃ ×100℃＋800ｍＶ−1.47ｍＶ／℃×100℃ −721＋1.75ｍＶ／℃×100℃）−20KΩ×１ｍ
Ａ／100 ＝349ｍＶ−200ｍＶ＝149ｍＶ ……（22） Vf′＝652ｍＶ：（１／100の電流比） Ｔ＝０℃：△V1′＝１／２（700＋800−652） −20KΩ×１ｍＡ／100＝224ｍＶ Ｔ＝100℃：△V1′＝１／２（700−１×100＋800− 1.47 ×100−652＋2.01×100）−20KΩ ×１ｍＡ／100＝401−200ｍＶ＝201ｍＶ
……（23） となる。（22）、（23）式で得られたＴ＝100℃にお
ける△V1′を（10）式の△V1と比較すると高温で
の△V1′が電流比１／10で149ｍｖ、電流比が１／
100で201ｍｖとなり、△V1が126ｍｖであるのに
比較して十分大きくなつている事が判る。 以上本発明によればQ1の電流密度を小さくす
る事でWC、Cレベルの温度係数が改善でき、特
に読出し状態における高温側での動作の安定に役
立つ事が判つた。
QWCとQCの差動電圧△V1及びWCとCの差動電圧
△V2は △V1′＝WC−＝１／２（VSBD＋Vf−Vf′） ＋Vf−Vf−ID×C／hFE ＝１／２（VSBD＋Vf−Vf′） −ID×C／hFE ……（15） △V2′＝Ｃ−C＝Vf＋VSBD −〔１／２（VSBD＋Vf−Vf′）＋Vf〕 ＝１／２VSBD−１／２（Vf−Vf′） ……（16） となる。 また書込み状態では(8)、(9)式と同様に計算して △V3′＝WC−Ｃ＝VSBD＋2Vf−Vf′ −（Vf＋VSBD）＝Vf−Vf′ ……（17） △V4′＝−WC＝Vf＋CID／hFE −（Vf）＝CID／hFE ……（18） となる。ここで（15）、（16）、（17）及（18）式で
示されるメモリセルの読出し書込み動作が完全に
行なわれる為には差動電圧△V1、△V2、△V3及
び△V4は常に正である必要がある。しかし実際
の動作を考えると、例えば読出し状態におけるID
のQWCよりのもれ量はIDの10分の１以下でなくて
はQWC、WCのコレクタ部に構成された読出し電
流検出回路の動作が不能になる。同様にDのCの
もれ電流もID／10以下でなくてはセルは反転して
しまう。 書込み状態においても読出し状態と同様に考え
られ、書込みが正常にかつ高速に行なわれる為に
はQWCとQCの電流比あるいはWCとCの電流比は
１対10以上ある必要がある。 ところでQWCとQCあるいはWCとCの電流比が
１対10以上である為のQWCとQC（あるいはWCと
QC）の差動電圧は、（11）式からIf１ケタ変化す
る時のVfの変化量を求めれば良い。 すなわち（11）式より △Vf＝Vf（If＝10）−Vf （If＝１）＝θ×ln10＝69ｍＶ が電流比１対10を生じさせる差動電圧である。こ
こで（17）式△V3′にこの値を適用するとVf−
Vf′＞69ｍＶとなり電源回路のエミツタホロワト
ランジスタQ1の電流密度は周辺回路のダイオー
ドやトランジスタの電流密度の1/10以下でなくて
はならない事が判る。 次にメモリ回路の動作上最も大切な（15）式△
V1′の温度係数について考える。今VSBD＝700ｍ
Ｖ、△VSBD／△Ｔ＝−１ｍＶ／℃と仮定する。今
上述の電流比を１／10と１／100の２通りの場合
について計算する。Vf、Vf′の温度係数は（12）
式よりＴ＝０℃を基準として △Vf／△Ｔ＝（800ｍＶ−1200ｍＶ） ／273℃＝−1.47ｍＶ／℃ ……（19） △f′についてはVf′＝721ｍＶ（800ｍＶ−69ｍ
Ｖ）の場合（１／10の電流比） △Vf／△Ｔ＝（721−1200） ／273℃＝−1.75ｍＶ／℃ ……（20） Vf′＝652ｍＶ（800ｍＶ−２×69ｍＶ）の場合
（１／100の電流比） △Vf／△Ｔ＝（652−1200） ／273℃＝−2.01ｍＶ／℃ ……（21） となる。これより（10）式と同様にしてVf′＝
721ｍＶの場合（１／10の電流比）とVf′＝652ｍ
Ｖの場合（１／100の電流比）の２つについて△
V1′を計算すると Vf′＝721ｍＶ：（１／10の電流比） Ｔ＝０℃：△V1′＝１／２（700＋800−721） −20kΩ×１ｍＡ／100＝185ｍＶ Ｔ＝100℃：△V1′＝１／２（700ｍＶ−１ｍＶ／℃ ×100℃＋800ｍＶ−1.47ｍＶ／℃×100℃ −721＋1.75ｍＶ／℃×100℃）−20KΩ×１ｍ
Ａ／100 ＝349ｍＶ−200ｍＶ＝149ｍＶ ……（22） Vf′＝652ｍＶ：（１／100の電流比） Ｔ＝０℃：△V1′＝１／２（700＋800−652） −20KΩ×１ｍＡ／100＝224ｍＶ Ｔ＝100℃：△V1′＝１／２（700−１×100＋800− 1.47 ×100−652＋2.01×100）−20KΩ ×１ｍＡ／100＝401−200ｍＶ＝201ｍＶ
……（23） となる。（22）、（23）式で得られたＴ＝100℃にお
ける△V1′を（10）式の△V1と比較すると高温で
の△V1′が電流比１／10で149ｍｖ、電流比が１／
100で201ｍｖとなり、△V1が126ｍｖであるのに
比較して十分大きくなつている事が判る。 以上本発明によればQ1の電流密度を小さくす
る事でWC、Cレベルの温度係数が改善でき、特
に読出し状態における高温側での動作の安定に役
立つ事が判つた。
第１図は従来より用いられているSBDクラン
プ型マルチエミツタ型メモリセルである。第２図
は読出し書込み回路とそれに用いられる基準電圧
発生回路の従来例、第３図は本発明より成る基準
電圧発生回路とこれに関連する読出し書込み回路
である。 なお図において、QWC，WC，QC，C，Q1〜Q8
……トランジスタ、DC，C，D1〜D7……ダイオ
ード、C，RC，R1〜R7……抵抗、ID，ID，IWC，
IWC……定電流源である。
プ型マルチエミツタ型メモリセルである。第２図
は読出し書込み回路とそれに用いられる基準電圧
発生回路の従来例、第３図は本発明より成る基準
電圧発生回路とこれに関連する読出し書込み回路
である。 なお図において、QWC，WC，QC，C，Q1〜Q8
……トランジスタ、DC，C，D1〜D7……ダイオ
ード、C，RC，R1〜R7……抵抗、ID，ID，IWC，
IWC……定電流源である。
Claims (1)
- 【特許請求の範囲】 １ シヨツトキ バリヤ ダイオード とダイオ
ードが直列接続された第１の回路と該第１の回路
の一端がベースに接続されエミツタホロワ動作す
るトランジスタを含む第２の回路より成る基準電
圧発生回路において、該トランジスタの単位面積
当りの電流量が該ダイオードの単位面積当りの電
流量の10分の１以下である事を特徴とする基準電
圧発生回路。 ２ 基準電圧発生回路において該シヨツトキバリ
ヤダイオードの構造がマルチエミツタメモルセル
の負荷抵抗と並列に接続されたシヨツトキバリヤ
ダイオードと同一である事を特徴とする特許請求
の範囲第１項に記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124462A JPS6015892A (ja) | 1983-07-08 | 1983-07-08 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124462A JPS6015892A (ja) | 1983-07-08 | 1983-07-08 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6015892A JPS6015892A (ja) | 1985-01-26 |
| JPH0325873B2 true JPH0325873B2 (ja) | 1991-04-09 |
Family
ID=14886117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58124462A Granted JPS6015892A (ja) | 1983-07-08 | 1983-07-08 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015892A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052520B2 (ja) * | 1981-12-29 | 1985-11-19 | 富士通株式会社 | 半導体記憶装置 |
-
1983
- 1983-07-08 JP JP58124462A patent/JPS6015892A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6015892A (ja) | 1985-01-26 |
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