JPH0325930A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0325930A JPH0325930A JP1161415A JP16141589A JPH0325930A JP H0325930 A JPH0325930 A JP H0325930A JP 1161415 A JP1161415 A JP 1161415A JP 16141589 A JP16141589 A JP 16141589A JP H0325930 A JPH0325930 A JP H0325930A
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- etching barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置の製造方法に関し、更に詳しくは
スタックトタイプやプレーナタイブなどのダイナミック
・ランダムアクセスメモリのコンタクトホール形成方法
に関するものである。
スタックトタイプやプレーナタイブなどのダイナミック
・ランダムアクセスメモリのコンタクトホール形成方法
に関するものである。
（口）従来の技術
従来のこの種スタックト型（積層型）ダイナミックラン
ダムアクセスメモリの製造方法を第２図を用いて説明す
る。
ダムアクセスメモリの製造方法を第２図を用いて説明す
る。
まず、第２図（ａ）に示すように、ＬＯＧＯＳ酸化膜ｌ
４、不純物拡散層２およびゲート電擾４を有する単結晶
ＳｔＪ！ｆ仮ｌ上に、Ｓｈｏｗ膜５を介してコンタクト
ホール形成領域（Ａ）を除く領域全面にノードボリＳｔ
膜６、キャパノタ絶嫁膜７およびプレートボリＳｔ膜（
プレート電極）８を順次積層してなるキャパノタ電匝層
が形成され、 次に、全面に、ＣｖＤ法によりＳｉｆｔを１．５００Ａ
堆積して、ＳｊＯｔ膜９を形威し、更に全面にＢＰＳＧ
を５，０００人堆積し、８５０℃〜９５０℃の温度で、
Ｎ２雰囲気あるいは、水蒸気雰囲気でメルトを行ってＢ
ＰＳＧ膜ｌＯを形戊する［第２図（ｂ）参照〕。
４、不純物拡散層２およびゲート電擾４を有する単結晶
ＳｔＪ！ｆ仮ｌ上に、Ｓｈｏｗ膜５を介してコンタクト
ホール形成領域（Ａ）を除く領域全面にノードボリＳｔ
膜６、キャパノタ絶嫁膜７およびプレートボリＳｔ膜（
プレート電極）８を順次積層してなるキャパノタ電匝層
が形成され、 次に、全面に、ＣｖＤ法によりＳｉｆｔを１．５００Ａ
堆積して、ＳｊＯｔ膜９を形威し、更に全面にＢＰＳＧ
を５，０００人堆積し、８５０℃〜９５０℃の温度で、
Ｎ２雰囲気あるいは、水蒸気雰囲気でメルトを行ってＢ
ＰＳＧ膜ｌＯを形戊する［第２図（ｂ）参照〕。
その後、フォト工程により、レジスト膜ｌ１のビットラ
インコンタクト穴１１ａをコンタクトホール形成領域（
Ａ）上に開口し、ｓＨＦ液あるいは、等方性プラズマ等
により、テーパーエッチを行ってコンタクト開口部１ｌ
ｂを形成する［第２図（Ｃ）参照］。この際、テーパー
エッチを行うのは、コンタクト開口部１ｌｂをなめらか
にし、かつ、以後に積層されるメタル等の配線のカバレ
ッジを向上させ、信頼性をあげるためである。
インコンタクト穴１１ａをコンタクトホール形成領域（
Ａ）上に開口し、ｓＨＦ液あるいは、等方性プラズマ等
により、テーパーエッチを行ってコンタクト開口部１ｌ
ｂを形成する［第２図（Ｃ）参照］。この際、テーパー
エッチを行うのは、コンタクト開口部１ｌｂをなめらか
にし、かつ、以後に積層されるメタル等の配線のカバレ
ッジを向上させ、信頼性をあげるためである。
次に、ＲＩＥ等により、コンタクト穴１１ａを介してコ
ンタクトホール形戊領域（Ａ）の中央部分に残存するＢ
ＰＳＧ膜１ ０ ａ ｓ その直下のＳｉＯｔ！９、さ
らに直下のＳ＋Ｏ，膜５のコンタクトエッチを行い、コ
ンタクトｌ５を開口する。その後、残存するレジスト１
１を除去し、コンタクトホールｌ５を含む全面にメタル
をデボし、パターニングしてメタルのビット線ｌ２を形
成する［第２図（ｄ）参照］。
ンタクトホール形戊領域（Ａ）の中央部分に残存するＢ
ＰＳＧ膜１ ０ ａ ｓ その直下のＳｉＯｔ！９、さ
らに直下のＳ＋Ｏ，膜５のコンタクトエッチを行い、コ
ンタクトｌ５を開口する。その後、残存するレジスト１
１を除去し、コンタクトホールｌ５を含む全面にメタル
をデボし、パターニングしてメタルのビット線ｌ２を形
成する［第２図（ｄ）参照］。
（ハ）発明が解決しようとする課題
しかしながら、素子の微細化が進むにつれコンタクトホ
ール１５の側壁において、ＢＰＳＧ膜ｌＯがエッチング
され、かつその直下のＳｉＯｚ膜９ら上部が除去されて
測壁部分ではこれら層間絶縁膜の膜厚が減少するから、
ビット線］２とプレート電極８間の距離が縮まり、ビッ
ト線ｌ２とプレート電極８間のリーク電流が増大したり
、耐圧低下が生じたりして信頼性が低下するおそれがあ
る。また、ビット線ｌ２とワード線４間にも、同様の減
少が生じるのを避け難い。
ール１５の側壁において、ＢＰＳＧ膜ｌＯがエッチング
され、かつその直下のＳｉＯｚ膜９ら上部が除去されて
測壁部分ではこれら層間絶縁膜の膜厚が減少するから、
ビット線］２とプレート電極８間の距離が縮まり、ビッ
ト線ｌ２とプレート電極８間のリーク電流が増大したり
、耐圧低下が生じたりして信頼性が低下するおそれがあ
る。また、ビット線ｌ２とワード線４間にも、同様の減
少が生じるのを避け難い。
本発明は、上記問題を解決するためになされたものであ
り、配線の信頼性を向上できる眉間絶縁膜を形成できる
半導体装置の製造方法を提供しようとするものである。
り、配線の信頼性を向上できる眉間絶縁膜を形成できる
半導体装置の製造方法を提供しようとするものである。
（二）課題を解決するための手段
この発明は、半導体基板上に、ゲート電極間のコンタク
トホール形成領域を除く領域全面に、キャパシタ電極層
を形戊し、続いて、コンタクトホール形成領域を含む全
面に第ｌ絶縁膜、対エッチングバリア膜、平坦化のため
の第２絶縁膜およびフォトレジスト膜を順次積層し、次
に、コンタクトホール形成領域上のフォトレジスト膜を
除去してコンタクトを開口し、そのコンタクトを介して
エッチングによりコンタクトホール形或領域上の第２絶
縁膜を除去してコンタクトホール形成領域上に対エッチ
ングバリア膜を露出させ、さらに残存するフォトレジス
ト膜を除去した後、露出された対エッチングバリア膜の
表面を水蒸気雰囲気で酸化し、しかる後上記露出された
対エッチングバリア膜のうちコンタクトホール形戊領域
中央部分の対エッチングバリア膜およびその直下の第１
絶縁膜を除去してコンタクトホールを形戊し、コンタク
トホールを含む全面に配線層を形成することを特徴とす
る半導体装置の製造方法である。
トホール形成領域を除く領域全面に、キャパシタ電極層
を形戊し、続いて、コンタクトホール形成領域を含む全
面に第ｌ絶縁膜、対エッチングバリア膜、平坦化のため
の第２絶縁膜およびフォトレジスト膜を順次積層し、次
に、コンタクトホール形成領域上のフォトレジスト膜を
除去してコンタクトを開口し、そのコンタクトを介して
エッチングによりコンタクトホール形或領域上の第２絶
縁膜を除去してコンタクトホール形成領域上に対エッチ
ングバリア膜を露出させ、さらに残存するフォトレジス
ト膜を除去した後、露出された対エッチングバリア膜の
表面を水蒸気雰囲気で酸化し、しかる後上記露出された
対エッチングバリア膜のうちコンタクトホール形戊領域
中央部分の対エッチングバリア膜およびその直下の第１
絶縁膜を除去してコンタクトホールを形戊し、コンタク
トホールを含む全面に配線層を形成することを特徴とす
る半導体装置の製造方法である。
すなわち、この発明は、キャパシタ電極層上の、第１，
第２絶縁膜間に対エッチングバリア膜を形成し、コンタ
クトホールを形成する際に、まず、第２絶縁膜をエッチ
ングしてコンタクトホール形成領域上に対エッチングバ
リア膜を露出させ、次に、この膜の表面を水蒸気雰囲気
で酸化した後コンタクトホール底部位置にあたる上記バ
リア膜および第１絶縁膜を除去するようにしたものであ
る。
第２絶縁膜間に対エッチングバリア膜を形成し、コンタ
クトホールを形成する際に、まず、第２絶縁膜をエッチ
ングしてコンタクトホール形成領域上に対エッチングバ
リア膜を露出させ、次に、この膜の表面を水蒸気雰囲気
で酸化した後コンタクトホール底部位置にあたる上記バ
リア膜および第１絶縁膜を除去するようにしたものであ
る。
この発明における対エッチングバリア膜は周知の方法で
形成される。すなわち、高温下で減圧ＣＶＤ法を用いて
形戊されるＳｉＪａ膜や低温下でプラズマ法により形成
されるプラズマＳｉＮ膜などのＳｉＮ系絶縁膜が好まし
いものとして挙げられる。
形成される。すなわち、高温下で減圧ＣＶＤ法を用いて
形戊されるＳｉＪａ膜や低温下でプラズマ法により形成
されるプラズマＳｉＮ膜などのＳｉＮ系絶縁膜が好まし
いものとして挙げられる。
また、ボリＳｉ膜やＷＳｉｔなどのシリサイド膜を直上
の第２絶縁膜をエッチングする際の対エッチングストッ
パーとして用いても良い。
の第２絶縁膜をエッチングする際の対エッチングストッ
パーとして用いても良い。
この発明における第２絶縁膜としては、ＢＰＳＧやＢＳ
Ｇなどの平坦化のためのＳｉｎ，の絶縁膜が好ましい。
Ｇなどの平坦化のためのＳｉｎ，の絶縁膜が好ましい。
例えば、上記ｓｉ−Ｊ４膜とＢＰＳＧ膜とのエッチング
レート比はｌ：６であり、ＳｌｓＮａ膜はエッチングス
トッパーとしての役割を有する。また、上述したポリＳ
ｉ膜やシリサイド膜などを用いても同様のエッチングレ
ート比を有ずる。
レート比はｌ：６であり、ＳｌｓＮａ膜はエッチングス
トッパーとしての役割を有する。また、上述したポリＳ
ｉ膜やシリサイド膜などを用いても同様のエッチングレ
ート比を有ずる。
この発明における第ｌ絶縁膜としては、Ｓｉｎ．のちの
が好ましいものとして挙げられる。
が好ましいものとして挙げられる。
また、ＰＳＧ膜やＳＯＧ膜などを用いても良い。
そして、これ与絶縁膜は公知の方法を用いて容易に形成
される。
される。
（ホ）作用
第【．第２絶縁膜間に第２絶縁膜をエッチングする際の
対エッチングバリア膜を形成したので、これがコンタク
トフォト後の第２絶縁膜のエッチングの際に、エッチン
グストッパーとして作用するから、下層の第１絶縁膜を
その膜厚を維持しながらコンタクトホールを形成できる
とともに、上記エッチ時に露出した対エッチングバリア
膜の表面を水蒸気雰囲気で酸化したので、上記バリア膜
および第２絶縁膜の膜質そのらのを向上しながら、ビッ
ト線とプレート１ｉ極間あるいはビット線とゲート電極
間のリーク電流を抑制でき、配線の信頼性を向上できる
。
対エッチングバリア膜を形成したので、これがコンタク
トフォト後の第２絶縁膜のエッチングの際に、エッチン
グストッパーとして作用するから、下層の第１絶縁膜を
その膜厚を維持しながらコンタクトホールを形成できる
とともに、上記エッチ時に露出した対エッチングバリア
膜の表面を水蒸気雰囲気で酸化したので、上記バリア膜
および第２絶縁膜の膜質そのらのを向上しながら、ビッ
ト線とプレート１ｉ極間あるいはビット線とゲート電極
間のリーク電流を抑制でき、配線の信頼性を向上できる
。
（へ）実施例
以下図に示す実施例にもとづいてこの発明を詳述する。
なお、これによってこの発明は限定を受けるものではな
い。
い。
第１図（ｃ）において、スタックト型ダイナミックメモ
リは、単結晶Ｓｉ基板２１上に、ゲート電極２２間のコ
ンタクトホール形成領域（Ｂ）を除く全面に、ＳｉＯｔ
＠２ ３および不純物拡散領域２４を介して、ノードボ
リＳｉ膜２５、ＳｘＯｔのキャパシタ絶縁膜２６および
プレートボリＳｉ膜（プレート電極）２７が順次積層さ
れてなるキャパシタ電極部４０が形成され、さらに、コ
ンタクトホール２８の底部を除く全面に第ｌ絶縁膜とし
てのＳｉｎ，膜２９、対エッチングバリア膜としてのＳ
ｉＪ４ＭＵ３０および第２絶縁膜としてのＢＰＳＧ膜３
ｌが順次積層され、コンタクトホール２８を含む全面に
ビット線としてのメタル配線Ｆ！３２が形成されている
。
リは、単結晶Ｓｉ基板２１上に、ゲート電極２２間のコ
ンタクトホール形成領域（Ｂ）を除く全面に、ＳｉＯｔ
＠２ ３および不純物拡散領域２４を介して、ノードボ
リＳｉ膜２５、ＳｘＯｔのキャパシタ絶縁膜２６および
プレートボリＳｉ膜（プレート電極）２７が順次積層さ
れてなるキャパシタ電極部４０が形成され、さらに、コ
ンタクトホール２８の底部を除く全面に第ｌ絶縁膜とし
てのＳｉｎ，膜２９、対エッチングバリア膜としてのＳ
ｉＪ４ＭＵ３０および第２絶縁膜としてのＢＰＳＧ膜３
ｌが順次積層され、コンタクトホール２８を含む全面に
ビット線としてのメタル配線Ｆ！３２が形成されている
。
なお、３４はＳｒＯｔのＬＯＣＯＳ酸化部、３５は不純
物各酸層、３６はＳｉｎｇのゲート酸化膜である。
物各酸層、３６はＳｉｎｇのゲート酸化膜である。
以下製造方法について説明する。
まず、第ｌ図（ａ）に示すように、Ｓｉ基板２Ｌ上に、
ゲート電極２２間のコンタクトホール形成領域（Ｂ）を
除く領域全面に、キャパシタ電極層４０を形成し、続イ
テ、全面ニＣＶＤ−ＳｉＯｔｇ ２ ９を１，５００人
の膜厚に、ＣＶＤ−ＳｉＪ＊膜３０を２００人の膜厚に
順次堆積し、さらに全面にＢＰＳＧ膜３ｌを５，０００
入堆積し、続いて、８５０℃〜９５０°Ｃの温度で、Ｎ
，雰囲気あるいは水蒸気雰囲気でＢＰＳＧをメルトする
ことにより平坦化を行う。
ゲート電極２２間のコンタクトホール形成領域（Ｂ）を
除く領域全面に、キャパシタ電極層４０を形成し、続イ
テ、全面ニＣＶＤ−ＳｉＯｔｇ ２ ９を１，５００人
の膜厚に、ＣＶＤ−ＳｉＪ＊膜３０を２００人の膜厚に
順次堆積し、さらに全面にＢＰＳＧ膜３ｌを５，０００
入堆積し、続いて、８５０℃〜９５０°Ｃの温度で、Ｎ
，雰囲気あるいは水蒸気雰囲気でＢＰＳＧをメルトする
ことにより平坦化を行う。
その後、全面にフォトレジスト層を形成した後、フォト
工程により、フォトレジスト層のコンタクト形成領域（
Ｂ）に対応する個所にビットラインコンタクト穴３３ａ
を開口し、ＢＨＦ液あるいは、等方性プラズマ等により
、テーパーエッチを行ってコンタクト開口部３１ａを形
成する。この際、テーパーエブチは、コンタクトホール
形戒領域（Ｂ）上ノＢＰＳＧ膜３１のみが除去されテＣ
ＶＤ−Ｓｉ，Ｎ，＠３０でとまり、領域（Ｂ）上の表面
にＳｉ３Ｎ＋膜３０が露出されろ。［第１図（ｂ）参照
］。
工程により、フォトレジスト層のコンタクト形成領域（
Ｂ）に対応する個所にビットラインコンタクト穴３３ａ
を開口し、ＢＨＦ液あるいは、等方性プラズマ等により
、テーパーエッチを行ってコンタクト開口部３１ａを形
成する。この際、テーパーエブチは、コンタクトホール
形戒領域（Ｂ）上ノＢＰＳＧ膜３１のみが除去されテＣ
ＶＤ−Ｓｉ，Ｎ，＠３０でとまり、領域（Ｂ）上の表面
にＳｉ３Ｎ＋膜３０が露出されろ。［第１図（ｂ）参照
］。
さらに、残存するレジスト＠３３の除去後、“水蒸気雰
囲気で、８００〜９５０℃の温度で、Ｓｌ ｙＮ＋膜３
０の表面を酸化する。この時、同時にＢＰＳＧ膜３ｌに
メルトがかかり、コンタクトホール形成領域（Ｂ）周縁
のＢＰＳＧ膜面３１ａがなだらかになりＣ第Ｉ図（ｃ）
参照］、以後、積層される配線材料のカバレブジを良好
にできる。
囲気で、８００〜９５０℃の温度で、Ｓｌ ｙＮ＋膜３
０の表面を酸化する。この時、同時にＢＰＳＧ膜３ｌに
メルトがかかり、コンタクトホール形成領域（Ｂ）周縁
のＢＰＳＧ膜面３１ａがなだらかになりＣ第Ｉ図（ｃ）
参照］、以後、積層される配線材料のカバレブジを良好
にできる。
次に、再度、全面にフォトレジスト層を積層し、フォト
工程により、ビットラインコンタクト穴を開口し（図示
せず）、開口されたレジスト膜をマスクにＲＩＥ等によ
りコンタクトエッチをほどこし、コンタクトホール形成
領域（Ｂ）上のＳＬ３Ｎ４＠ ３ ０ ， Ｓｉｎ，膜
２９さらには不純物拡散層３５上のＳＥ（ｈＨ ２ ３
を除去してＳｉ基１１ｉ５２１にまで至るコンタクトホ
ール２８を開口する。その後、レジストを除去し、ＡＩ
− Ｓｉのメタル合金膜あるいはＷＳｉｙのシリサイ
ド膜をデボし、パターニングして、ビット線３２を形成
する［第１図（ｃ）参照コ。
工程により、ビットラインコンタクト穴を開口し（図示
せず）、開口されたレジスト膜をマスクにＲＩＥ等によ
りコンタクトエッチをほどこし、コンタクトホール形成
領域（Ｂ）上のＳＬ３Ｎ４＠ ３ ０ ， Ｓｉｎ，膜
２９さらには不純物拡散層３５上のＳＥ（ｈＨ ２ ３
を除去してＳｉ基１１ｉ５２１にまで至るコンタクトホ
ール２８を開口する。その後、レジストを除去し、ＡＩ
− Ｓｉのメタル合金膜あるいはＷＳｉｙのシリサイ
ド膜をデボし、パターニングして、ビット線３２を形成
する［第１図（ｃ）参照コ。
このように本実施例では、Ｓｉ基仮２＋上に、プレート
電瓶２７を介して層間絶偉膜３ｌを順次積層されてなる
半導体装置において、眉間絶縁膜２９．３１間にＳｉ３
Ｎ．膜３０を形威し、層間絶禄膜３ｌの所定部位（Ｂ）
をエッチング除去した後、Ｓ１３Ｎ４膜３０を露出させ
、さらにＳｊａＮ＊膜３０を水蒸気雰囲気で酸化し、そ
の表面に酸化膜を形戊するようにしたので、絶縁＠３０
．２９の膜質を向上できるとともに、ＳｉＪ４ＩＩ ３
０の表面酸化の際にコンタクトホール側壁周辺のＢＰ
ＳＧＭ面３１ａをなだらかにできメタル配線３２のカバ
レッジを向上できる。
電瓶２７を介して層間絶偉膜３ｌを順次積層されてなる
半導体装置において、眉間絶縁膜２９．３１間にＳｉ３
Ｎ．膜３０を形威し、層間絶禄膜３ｌの所定部位（Ｂ）
をエッチング除去した後、Ｓ１３Ｎ４膜３０を露出させ
、さらにＳｊａＮ＊膜３０を水蒸気雰囲気で酸化し、そ
の表面に酸化膜を形戊するようにしたので、絶縁＠３０
．２９の膜質を向上できるとともに、ＳｉＪ４ＩＩ ３
０の表面酸化の際にコンタクトホール側壁周辺のＢＰ
ＳＧＭ面３１ａをなだらかにできメタル配線３２のカバ
レッジを向上できる。
（ト）発明の効果
以上のようにこの発明によれば、半導体基仮上方に形成
されたキャパシタ電極層上に第１および第２絶禄膜を順
次積層してなる層間絶縁層を形成し、ゲート電極間の眉
間絶縁膜を開口して、コンタクトホールを形成するに際
して、第１および第２絶縁膜間に上層の第２絶縁膜をエ
ッチングする時の対エッチングバリア層を挿入し、コン
タクトホール形成領域の第２絶縁膜を除去した後、その
直下の露出されたバリア層の表面を酸化し、しかる後そ
のバリア層および下層の第ｌ絶縁膜を除去してコンタク
トホールを形成するようにしたので、層間絶禄膜の膜質
を向上させながら第１絶縁膜のコンタクトホール側壁に
おける部分の膜厚を除去することなく維持でき、これに
より高耐圧で高信頼性の眉間絶縁膜を形或できて眉間絶
縁膜上に形成される配線層とキャパシタ電極層間のリー
ク電流を抑制できろとともに、配線層とゲート電極間の
リーク電流も減少できる効果がある。
されたキャパシタ電極層上に第１および第２絶禄膜を順
次積層してなる層間絶縁層を形成し、ゲート電極間の眉
間絶縁膜を開口して、コンタクトホールを形成するに際
して、第１および第２絶縁膜間に上層の第２絶縁膜をエ
ッチングする時の対エッチングバリア層を挿入し、コン
タクトホール形成領域の第２絶縁膜を除去した後、その
直下の露出されたバリア層の表面を酸化し、しかる後そ
のバリア層および下層の第ｌ絶縁膜を除去してコンタク
トホールを形成するようにしたので、層間絶禄膜の膜質
を向上させながら第１絶縁膜のコンタクトホール側壁に
おける部分の膜厚を除去することなく維持でき、これに
より高耐圧で高信頼性の眉間絶縁膜を形或できて眉間絶
縁膜上に形成される配線層とキャパシタ電極層間のリー
ク電流を抑制できろとともに、配線層とゲート電極間の
リーク電流も減少できる効果がある。
第１図はこの発明の一実施例を説明するための製造工程
説明図、第２図は従来例を説明するための製造工程説明
図である。 ｌ・・・・・・ＳＬ基板、 ２・・・・・・ゲート電極、 ５・・・・・・ノードボリＳｉ膜、 ６・・・・・・Ｓｉｎｓのキャパシタ絶縁膜、７・・・
・・・プレートポリＳｉ膜、 ８・・・・・・コンタクトホール、 ９・・・・・・Ｓｉｆｔ膜（第ｌ絶縁膜）、Ｏ・・・・
・・ＳｔＪ＊膜（対エッチングバリア膜）、３１・・・
・・・ＢＰＳＧ膜（第２絶縁膜）、３２・・・・・・Ａ
Ｉ−Ｓｉの配線層、３３・・・・・・フォトレジスト膜
、 ３３ａ・・・・・・ビットラインコンタクト穴、４０・
・・・・・キヤパンク電極層、 （Ｂ）・・・・・・コンタクトホール形成領域。 剪 １ 防 ＣＢ’）
説明図、第２図は従来例を説明するための製造工程説明
図である。 ｌ・・・・・・ＳＬ基板、 ２・・・・・・ゲート電極、 ５・・・・・・ノードボリＳｉ膜、 ６・・・・・・Ｓｉｎｓのキャパシタ絶縁膜、７・・・
・・・プレートポリＳｉ膜、 ８・・・・・・コンタクトホール、 ９・・・・・・Ｓｉｆｔ膜（第ｌ絶縁膜）、Ｏ・・・・
・・ＳｔＪ＊膜（対エッチングバリア膜）、３１・・・
・・・ＢＰＳＧ膜（第２絶縁膜）、３２・・・・・・Ａ
Ｉ−Ｓｉの配線層、３３・・・・・・フォトレジスト膜
、 ３３ａ・・・・・・ビットラインコンタクト穴、４０・
・・・・・キヤパンク電極層、 （Ｂ）・・・・・・コンタクトホール形成領域。 剪 １ 防 ＣＢ’）
Claims (1)
- １、半導体基板上に、ゲート電極間のコンタクトホール
形成領域を除く領域全面に、キャパシタ電極層を形成し
、続いて、コンタクトホール形成領域を含む全面に第１
絶縁膜、対エッチングバリア膜、平坦化のための第２絶
縁膜およびフォトレジスト膜を順次積層し、次に、コン
タクトホール形成領域上のフォトレジスト膜を除去して
コンタクトを開口し、そのコンタクトを介してエッチン
グによりコンタクトホール形成領域上の第２絶縁膜を除
去してコンタクトホール形成領域上に対エッチングバリ
ア膜を露出させ、さらに残存するフォトレジスト膜を除
去した後、露出された対エッチングバリア膜の表面を水
蒸気雰囲気で酸化し、しかる後上記露出された対エッチ
ングバリア膜のうちコンタクトホール形成領域中央部分
の対エッチングバリア膜およびその直下の第１絶縁膜を
除去してコンタクトホールを形成し、コンタクトホール
を含む全面に配線層を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161415A JPH0325930A (ja) | 1989-06-23 | 1989-06-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161415A JPH0325930A (ja) | 1989-06-23 | 1989-06-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325930A true JPH0325930A (ja) | 1991-02-04 |
Family
ID=15734664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161415A Pending JPH0325930A (ja) | 1989-06-23 | 1989-06-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325930A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0574958A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体装置およびその製造方法 |
| JP2007081250A (ja) * | 2005-09-15 | 2007-03-29 | Tdk Corp | 面実装型電子部品 |
| US7922060B2 (en) | 2004-01-13 | 2011-04-12 | Max Co., Ltd. | Stapler |
-
1989
- 1989-06-23 JP JP1161415A patent/JPH0325930A/ja active Pending
Cited By (4)
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