JPH0325931B2 - - Google Patents
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Description
〔産業上の利用分野〕
本発明は、ガリウム砒素（GaAs）のエンハン
スメントモード・FETに使用して好適なFETゲ
ートの製法に関する。 〔従来技術及び発明が解決しようとする問題点〕 シリコン上に集積回路を製造する場合、ゲート
がソース・ドレイン領域に重なる構造の従来の電
界効果トランジスタ（FET）より優れた性能の
FETを得るために、ゲート領域とソース・ドレ
イン領域間に自己整合（self−alignment）法が
用いられる。1979年発行のミルマン著「マイクロ
エレクトロニクス」第250〜252頁に記載されてい
る如く、MOS FETでの自己整合は、まずゲー
ト金属を被著し、次にゲートの両側に打込領域を
定めるようにマスクを形成した後、ゲートの両側
のマスクの開口を通してイオンを打込むことによ
つて行なわれる。打ち込まれるイオンはゲート金
属を透過しないので、ゲートの両側のマスク開口
のみを通つて基板内に進入する。イオン打込は、
実質的に「ライン・オブ・サイト（視線）」工程
であるから、打込領域の縁はゲート金属の縁と略
整合する。 ところで、近年、ガリウム砒素（GaAs）によ
るFET回路の製造が注目されている。シリコン
のような半導体材料で電界効果デバイスを製造す
る場合、即ち、MOS FETを製造する場合、金
属ゲート電極は酸化層によつて半導体チヤンネル
から分離される。しかしGaAsのような半絶縁体
で電界効果デバイスを作る場合、ゲート金属は半
導体に直接接触配置される。GaAs FETを用い
たデジタルICの製法の一例は、1982年12月に開
催された国際電子デバイス会議の議事録内のＡ・
ロード、Ａ・マツカマント、Ｇ・マコーマツク、
Ｂ・ベタネンによる「ハイイールドGaAs MSI
デジタルICプロセス」に記載されている。この
記事は、デプレツシヨンモードの非自己整合ゲー
ト型GaAs FETの製法を開示している。 デプレツシヨンモードのデバイスではゲート下
の能動領域は、ゲートの非バイアス時にも導通性
を示す。しかし、多くの用途においてゲート非バ
イアス時にはこの能動領域は非導通性であること
が望まれる。そのような場合、エンハンスメント
モード（Ｅ−モード）のデバイスが必要になる。
GaAs FETデバイスでエンハンスメントモード
を実現するためには、固有のゲートデプレツシヨ
ン層が零ゲートバイアス時にチヤンネルをピンチ
オフするに足るだけチヤンネルのドーブ量を少な
く、または、チヤンネルを薄くしなけねばならな
い。 他方、チヤンネルの両側、即ち、ソース・ゲー
ト間及びゲート・ドレイン間での導電性を維持す
ることも必要とされる。前記ロード等による記事
の第１図に示されたデバイスでは、ゲートはソー
ス領域及びドレイン領域から離間配置されてい
る。本来、デプレツシヨンモード・デバイスにお
いては、ゲートの両側の導電性は充分高い。エン
ハンスメントモード・デバイスを作るために能動
領域の厚さ、またはドープ濃度を減少させると、
ゲートの両側の導電性も減少してしまう。これに
よつて、抵抗、特にソース抵抗Rsが増加するた
めデバイスの利得が減少する。ゲートの両側の能
動領域の適度な導電性を維持しながらゲート下の
エンハンスメントモード特性を得るために、従
来、異なる手法で２つのエンハンスモードGaAs
FETの設計法が開発されている。その一つの手
法は、ブレーナゲート下の基板表面近くに設けた
薄い能動層を、チヤンネル両側の自己整合打込領
域と共に用いるものである。他の手法は、ゲート
下のチヤンネルを薄くしてゲート両側の導電領域
を厚くするために基板の凹部に設けたゲートと共
に厚い能動層を使用するものである。次に、この
両手法について説明する。 初期の自己整合GaAs FETゲートの製法につ
いては、1982年12月の国際電子デバイス会議議事
録のK.ヤマサキ、N.カトー、Y.マツオカ、K.オ
ーワダによる「EB・ライテイング・Ｎ＋セルフ
アラインド・GaAs・MES FETs・フオー・ハイ
スピードLSIs」と題する記事、及び1982年２月
発行、エレクトロンレター誌第18巻第119〜121頁
のK.ヤマサキ、K.アサイ、T.ミズタニ、K.クル
マダによる「セルフアライン・インプランテーシ
ヨン・フオー・N+レイア・テクノロジー
（SAINT）・フオー・ハイスピード・GaAs・
ICs」と題する記事に開示されている。この
SAINTプロセスは、ゲート長を減少させること
により、超高速GaAs FETを得ようとするもの
である。このプロセスでは、窒化シリコン・パシ
ベーシヨン膜が被着されている半導体GaAs基板
に対して多層自己整合打込マスクが設けられる。
底のマスク層は選択的にエツチングされてこのマ
スクがアンダーカツトされる。Ｎ＋打込後、
SiO2層が形成され、マスクが除去され、更に窒
化シリコン膜のプラズマエツチングにより基板が
露出され、ゲート金属が形成される。このような
手順により、プレーナ自己整合ゲート電極が形成
される。このゲート電極の基板に接した部分の長
さは、Ｎ＋打込領域の内側で互いに離間した
SiO2層の縁で決まる。しかしながら、プレーナ
ゲートを採用すると能動層の厚さを物理的に変え
ることができなくなるという問題が生じる。よつ
て、エンハンスメントモード・デバイスの特性を
調整するには、能動層のドーバント濃度及びドー
ピング深さを変えるより他ない。 前述したプレーナ自己整合ゲート構造の代わり
に、基板に凹部を形成し、この中にゲート金属を
形成する手法が提案されている。例えば、凹ゲー
トは、ロード等の上記記事に開示された非整合
GaAs FET構造に採用されてきた。この手法は、
特にデバイスの能動層の実効厚さの制御におい
て、プレーナゲート電極に勝る。即ち、能動領域
のドーピング濃度及び全体の深さのみならず、凹
部の深さも加減して、デバイスのエンハンスメン
トモード特性を制御することができる。凹ゲート
の採用により、ゲートの両側の能動領域を比較的
厚くして導電性を、維持すると共に表面デプレツ
シヨン効果（これはデバイス利得を落とす）を最
小にすることができる。 しかしながら、ゲートを被着する前に形成すべ
き凹部を正確に位置決めすることは困難であると
いう問題がある。特に、凹部及びゲートをソース
領域及びドレイン領域に対して決まつた位置に設
けることは困難である。したがつて凹ゲートの用
途は限定される。IEEEのGaAs・ICシンポジウ
ムの1984年版テクニカルダイジエストには、
GaAs・IC技術の現状が報告されている。回路製
造の分野における、N.C.サリロ・ジエニア、J.K.
アブロクワ、S.A.ジヤミソンによる「ア・セルフ
アラインド・ゲート・モジユレーシヨンドーブト
（Ａ．Ga）As／GaAs・FET・IC・プロセス」
と題する記事（第167〜170頁）及びM.J.ヘリツ
クス、S.A.ハンカ、P.Jボルト、S.Aジヤミソン
による「ア・ロー・パワー・ギガビツト・IC・
フアブリケーシヨン・テクノロジー」と題する記
事（第163〜166頁）では、自己整合ゲート・エン
ハンスメントモード・GaAs・MESFET及び
MODFETの製造に際し、凹ゲート手法を用い
ず、プレーナゲート手法を採用している。 また、従来、ゲート金属被着後に自己整合
GaAs・FETをアニーリングする際に他の問題が
生じた。即ち、従来の炉（furnace）アニーリン
グは、例えば約800℃で20分間以上にわたつて行
われたが、このような高温では、熱膨張率の相違
のため金属ゲートとGaAsとの界面に応力が生
じ、劣悪なシヨツトキー障壁特性を生ずる。アニ
ーリング中、ゲート金属からチヤンネル領域へ不
純物が移動することによつても、打込まれたシリ
コンイオンの横方向拡散と同時に、デバイスの性
能を劣化させる。このような問題があるため、正
常に動作するGaAsデバイスの歩留りは極めて小
さい。サリロ等による前記論文に記載された製法
では、自己整合ゲート打込領域を能動化するため
に、従来の炉アニーリングではなく高速熱アニー
リングすることによりこの問題を軽減しようとし
ている。このアニーリング手法は、前記論文によ
れば満足できる結果をもたらすようであるが、短
時間であつてもシヨトキー界面が加熱することに
変りない。金属は、アニーリング温度では、非常
に高速に拡散し得る。したがつて、自己整合デバ
イスの高速アニーリングが製造プロセスで受入れ
られるものであるかどうかは確かめる必要があ
る。シヨツトキー界面の物性がはつきりしない現
時点では、金属拡散によりゲート劣化を招く虞れ
のある手法は使用を避けるのが無難であろう。
K.ヤマサキ等により報告された前記SAINT製法
では、このような危険性を避けて、Ｎ＋自己整合
打込領域を、Ｎ＋打込領域の予期される横方向拡
散に等しい距離だけプレーナゲート電極から離間
させようとしている。周知の凹ゲート手法は、同
様にアニーリング後にゲート金属を被着してい
る。 従来の自己整合ゲートの制法における他の制限
は、ゲート両側の打込領域のドーパント濃度が実
質的に等しいことである。しかし、ソース抵抗
Rsを小さくするために、ソース・ゲート間のド
ーピング濃度は高い方が望ましい。他方、ゲート
ドレイン容量CGDを小さくするためにドレイン側
の打込領域のドーピング濃度は低い方が望まし
い。従来の自己整合ゲートの製法では、非対称的
な打込ドーピング濃度を得ることは実際的でな
い。前記SAINTデバイスでは、ゲートコンタク
トを自己整合Ｎ＋打込領域の内側に離間配置する
ことにより、ドレイン容量を改善しているがソー
ス抵抗の劣化（増加）を招いている。凹ゲートデ
バイでは、ソース及びドレイン打込領域に対して
凹部ゲートを常に決まつた場所に位置決めするこ
とが難しいため、これらのパラメータは大きく変
動し、よつて歩留りが下がる。ゲート位置の許容
誤差は大きいことが好ましい。 ゲート寸法は小さい方が望ましいことは周知で
あるが、フオトレジストに微小（例えばサブミク
ロン）のパターンをフオトリングラフ技術で形成
することは難しいので、ゲート長を小さくする能
力には限度がある。また、微小のゲート金属を用
いるとゲート金属抵抗Rinが大きくなる。微小ゲ
ート長は、フオトレジストから微小パターンをウ
エハに確実に転写することを困難にする例えば、
前記SAINTプロセスでは、実際のゲート寸法を
制御することは難しい。SiO2層は、スパツタリ
ング源から視線に沿つた被着が行われないので、
SiO2層の縁（エツジ）はくさび形になる。この
ため、この縁の構造的な精度は低い。SiO2の縁
はプラズマエツチングにより後退する。したがつ
て、出来上がるゲートは、アンダーカツトされた
マスクより長くなり、縁の精細度は低くなる。 以上より、改良された自己整合ゲート構造及び
その製法の必要性が尚、存在する。 本発明の目的は、従来の自己整合ゲートの製法
を改良することである。 本発明の他の目的は、改良したエンハンスメン
トモードGaAs FETゲート構造を提供すること
である。 本発明の他の目的は、フオトリングラフ技術に
よる限度以下にゲート長を小さくすることであ
る。 本発明の他の目的は、ソース抵抗Rs及びゲー
トドレイン容量CGDを減少させることである。 本発明の他の目的は、低ゲート金属抵抗Rinを
維持しながら微小ゲートパターンをフオトレジス
トから正確かつ確実にデバイス構造に転写するこ
とである。 本発明の他の目的は、フオトリングラフイ技術
で作られるサブミクロンゲートGaAs FETデバ
イスの構造及び特性のばらつきをなくすことであ
る。 〔発明の概要〕 本発明によれば、ゲート金属がチヤンネルの一
方の側にオフセツトされ、好ましくはソース側打
込領域に整合した自己整合ゲートGaAs FETが
得られる。この構成は、ゲート金属被着前に、例
えばフオトレジスタで容易に得られる1μmの間隔
で一対の自己整合打込領域を形成する製法によつ
て実現できる。中間工程として、まず、フオトレ
ジストマスクで少なくとも一方の自己整合打込領
域上にこれと整合した第１の耐エツチング性絶縁
片を被着する。次に、第２フオトレジストマスク
を用いて、他方の自己整合打込領域に重なると共
に両打込領域間のギヤツプ、即ちチヤンネル上の
中間部（中央でなくともよい）まで突き出すよう
に適当な大きさ、例えば1μmの第２耐エツチング
性絶縁片を被着する。第１及び第２の絶縁被着片
の内縁は、両打込領域の間隔より狭く、（例えば
0.5μm）、一方の打込領域に整合する。両絶縁被
着片により、ゲート長は打込領域の間隔より小さ
く固定され、且つゲート金属は、ドレイン側打込
領域から離れてソース側打込領域側にずれて形成
される。このゲートは好ましくは凹部に形成され
る。この製法によつて、フオトリングラフイ技術
によるゲート長の最小寸法の制限がなくなる。こ
の製法はまたゲート金属の両側に非対称ドーピン
グ濃度を与えるのに効果的であり、これによりゲ
ート・ドレイン容量Cgd及びソース抵抗Rsを共に
減少させることができる。 〔実施例〕 第１図乃至第７図の工程を実施する際の基板１
０として、半絶縁体GaAsウエハを用いる。被着
表面１２が100結晶面となり、且つ第６図のよう
にエツチングされたとき凹部チヤンネルが後述の
如く内側に傾斜した両側部をもつて形成されるよ
うにゲートの整合が行われるべく、ウエハをカツ
トする。 第１図を参照するに、通例のウエハ洗浄及び検
査の後、1000〜5000Åの厚さを有する窒化シリコ
ン（Si3N4）の第１絶縁層１４を基板１２の全面
に被着する。その被着工程後、第１フオトグラフ
イ・マスク工程によりチヤンネル領域を定める。
このチヤンネル領域は、基板表面１２の主面上の
＜０１１＞方向に平行にゲートを整合するように
方向付けられる。次に、フオトレジストの開口及
び層１４を通してGaAs基板１０にシリコンイオ
ンを打込み、チヤンネル領域にＮ−（例えば、３
×1017の平均ドーパント濃度）打込領域１８を形
成する。このとき、第６図及び第７図においてゲ
ートを例えば800〜1000Åの深さまで掘り下げる
ことを見越し、プレーナ自己整合エンハンスメン
トモードGaAs FETよりも能動層の全実効厚が
大きくなるように（例えば2000〜3000Åのオー
ダ）イオン打込みエネルギーを制御する。これら
の数値は個々の用途に応じて調整できる。Ｎ−打
込領域１８の形成後、フオトレジスト層を除去す
る。 次にの工程では、まず、第２のフオトリングラ
フイ・マスク工程を行なう。即ち、Ｎ−打込領域
１８の中央を挟んで離隔し、且つＮ−打込領域１
８の外周に重なつた一対の開口２２を有するフオ
トレジストマスク２０を設ける。次に第２の打込
工程で、Ｎ−打込領域１８の約２倍の深さまで且
つＮ＋（例えば２×1018）平均ドーパント濃度に
なるまでシリコンイオンの打込を行い、ソース及
びドレイン打込領域２４，２６を形成する。その
後、フオトレジストマスク２０を除去する。 次に、第２図ではまず第３フオトリングラフ
イ・マスク工程を行なう。この工程では、一対の
開口３２を有するフオトレジスト層３０を形成す
る。開口３２は、第１図の開口２２と同様にチヤ
ンネル領域１８の中央を挟んで配置されるが、開
口２２より小さく且つより近接して設けられ、そ
の一部が第1N＋打込領域２４，２６を内側部分
に重なる。開口３２の間隔はできるだけ近接させ
ることが望ましい。現在のフオトリングラフイ技
術では、フオトレジストブリツジ３０ａの幅３３
は確実に1μm程度になし得る。例えば、この例で
は幅３３を1μmと想定するが、本発明の原理はフ
オトリングラフイ技術の進歩に伴つて、一層小さ
い幅に対応し得る。 そこで、第３の打込工程を行なう。即ち、開口
３２を通してシリコンイオンの打込を行ない、自
己整合ソース側・ドレイン側打込領域３４，３６
を形成する。この領域３４，３６へのイオン打込
の濃度は、第１図のＮ＋打込工程よりもわずかに
低く（例えば１×1018）、その深さは第１図のＮ
−打込領域とＮ＋打込領域の中間である。 このようにして、平均打込濃度の加算により階
段状のドーピングパターンが得られる。ドーパン
ト濃度は、中央マスク部分３０ａの下の自己整合
打込領域３４，３６間のギヤツプ３８におけるチ
ヤンネル領域で最低になる。濃度の高いのは自己
整合打込領域３４，３６であるが、その中でも打
込領域１８，２４，３４及び１８，３６，２６が
夫々重なる領域３７，３９が最も高く、ここから
ギヤツプ３８へ向かう内方へ、及び基板１２の下
方へと減少していく。 引き続きマスク３０を利用して、第２絶縁層、
即ち、今度は酸化ジルコニウム（ZrO）の薄い
（例えば200Å）層４０，４０ａ，４０ｂを、開口
３２を通して第１絶縁層１４上及びフオトレジス
ト層３０の上（これは重要ではない）に被着す
る。被着片４０ａ，４０ｂはこのようにギヤツプ
３８の両側に形成され、打込領域３４，３６の縁
に正確に自己整合して打込領域３４，３６を被覆
する。その後、フオトレジスト３０を除去する。
このときフオトレジスト３０上の酸化ジルコニウ
ム４０も排除されるが、窒化シリコンの第１絶縁
層１４上の酸化ジルコニウム被着片４０ａ，４０
ｂは残る。 次に、第３図の高低では、まずゲートオフセツ
トのための第４フオトリソグラフイ・マスク工程
によりゲート能動領域上に１個の開口４１を有す
るフオトレジスト層３９を設ける。開口４１は、
開口３２と同じ大きさ（例えば1μm）であるが、
ギヤツプ３８の一部（例えば半分）及び隣接する
ドレイン側被着片４０ｂの一部にまたがるように
ギヤツプ３８の中心に向かつてずれている。この
オフセツトの位置決めは容易に0.2〜0.3μm程度の
精度で行なえる。そこで、第２の酸化ジルコニウ
ム層４２，４２ａを被着する。 次に、第４図に進み、フオトレジスト３９を除
去する。このとき、フオトレジスト３９上に被着
されている酸化ジルコニウムも共に除去される。
よつて、ZrO被着片およびギヤツプ３８内の
Si3N4層の表面が露出される。このギヤツプ３８
内の露出表面は、被着片４０ａ，４２ａの内縁間
の幅４３（元のギヤツプ３３の略半分）に狭めら
れ、ドレイン打込領域３６の内側境界から離間す
る。 次に、イオン打込領域を活性化するため炉アニ
ーリングを行なう。アニーリングに続いて、まず
第５のフオトリングラフイ・マスク工程（図示せ
ず）を行なつた後、プラズマエツチング処理を行
ない、ゲートのソース及びドレイン領域上の窒化
シリコン層１４にオーミツクコンタクト用開口を
設ける。次に、この開口を通してオーミツク金属
（Au−Ge−Ni）を被着してソース及びドレイン
オーミツクコンタクト４４，４６を形成する。そ
の後、オーミツク金属被着用フオトレジストマス
クを除去する。更に、オーミツク金属をGaAsと
合金化させる。 その後、ゲート領域の全表面に窒化シリコンの
第２層４８（第５図）を被着する。そこで第６フ
オトリングラフイ・マスク工程を行ない、ギヤツ
プ３８に略中心に合わせた、ギヤツプ３８より幾
分幅の広い開口５２を有するフオトレジストマス
ク５０を全チヤンネル領域上に形成する。次に、
開口５２を通して窒化シリコン層１４，４８をプ
ラズマエツチングする。薄い酸化ジルコニウムの
被着片４０ａ，４０ｂはプラズマエツチングを拒
絶するから、物質が除去されるのは、被着片４０
ａ，４０ｂ及び打込領域３４，３６の内側の縁に
整合された狭いチヤンネルの基板表面までの部分
である。 次に、フオトレジスト層５０を残したまま、ウ
エハを液体化学エツチングして、基板１０にゲー
ト凹部、即ちチヤンネル５４を形成する。このエ
ツチングに適したエツチヤントは、希釈水酸化ア
ンモニウム及び過酸化水素の混合水溶液であり、
これによつてガリウム砒素の基板はエツチングさ
れるが、窒化シリコン及び酸化ジルコニウムの絶
縁層はエツチングされない。オーミツクコンタク
ト（ソース及びドレイン）間に仮のバイアス（例
えば2.5V）をかけたとき流れる電流を監視する
ことにより、所望のピンチオフ電圧が得られるエ
ツチングの停止点、即ちエツチングされるチヤン
ネル５４の深さを決める。 更に、第６図を参照するに、マスク５０の開口
５２を通してゲート金属（Ti−Pu−AU）を被
着する。生成してゲート金属５６は凹部５４内下
方に伸びて、ギヤツプ３８内のＮ−ドープ領域１
８に接する。基板表面１２でのゲートコンタクト
５６の長さ４３は、第２及び第３図の被着工程で
設けた酸化ジルコニウム被着片４０ａ，４０ａの
内縁の間隔によつて決まり、エツチング工程には
無関係である。このことに対応して、ゲートコン
タクト５６のソース側縁は、第２図の工程で形成
した自己整合打込領域の内縁と、基板表面１２に
おいて正確に整合する。ゲートコンタクト５６の
ドレイン側縁は、ドレイン打込領域３６から、か
なりの距離（例えば0.5μm）離れる。 ゲートコンタクト５６は、基板表面１２の凹部
によつて定まる台形状である。即ち、ゲートコン
タクト５６の対向する側部５８は、基板１０の深
さ方向に進むにつれて打込領域３４，３６の内縁
から遠ざかり、内方に傾斜している。ゲート凹部
の形状は、最初の工程で結晶面を選択し、第１図
の工程でゲート方向を決めたときに決まる。 酸化ジルコニウム被着片４０ａ，４０ｂより上
部のゲート金属５６の長さは、第５図の工程での
フオトレジスト５０の開口５２の寸法５３によつ
て決まる。この寸法５３をゲートコンタクト長３
３より大きくすることによつて、マスクのウエハ
に対する位置ずれの許容誤差を大きくすることが
できる。寸法５３をゲートコンタクト長３３より
大きくすることは、能動打込領域１８に接するゲ
ート長を可能な限り小さくしたまま、入力ゲート
抵抗Rinを減少させることにもなる。ゲートコン
タクト長４３は、フオトリングラフイ技術の限界
より容易に小さくすることができる。なぜなら
ば、この寸法は、フオトレジストの分解能で決ま
るのではなく、順次のZrO被着の際に、フオトレ
ジストを自己整合打込領域に整合させることによ
つて決められ、且つゲートコンタクト寸法及び縁
形状はZrO被着片によるエツチング工程の間、維
持されるからである。したがつて、自己整合打込
領域の間隔をゲート金属５６の最大長より近接さ
せることができると共に、ガリウム砒素基板１０
に接するゲートコンタクト５６の長さは自己整合
打込領域の間隔より小さくできる。上述の工程に
よれば、ゲート金属被着前に中間マスク工程を必
要とすることなく、デバイス閾値、即ちピンチオ
フ電圧を特定値に設定できるようにゲート凹部を
有するゲートを製造することができる。 第７図を参照するに、ゲート金属被着後、ゲー
ト金属フオトレジスト層５０を除去する。次に、
第３の窒化シリコン層６０を約1000Åの厚さまで
被着する。そこで、まず第７フオトリングラフ
イ・マスク工程を行つた後、このフオトレジスト
開口を通して窒化シリコンをプラズマエツチング
し、フオトレジスト及びと窒化シリコンの開口を
通して相互接続金属（Ti−Pd−Au）の第１層を
被着することにより夫々シリコンオーミツクコン
タクト４４，４６との金属接続部６２，６４を形
成する。次にフオトレジストを除去した後、第４
の窒化シリコン層６６を、第７図のデバイス上に
約1000Åの厚さまで被着する。 本発明にとつて本質的でない従来の工程を更に
続行し、回路の他の部分（図示せず）からソース
コンタクト６２にエアブリツジ接続７０を行なつ
て回路が完成する。この工程では、エアブリツ
ジ・フオトリングラフイ・マスク工程でエアブリ
ツジ６８を形成した後、フオトレジストの開口を
通して窒化シリコンをプラズマエツチングし、ソ
ースコンタクト６２を露出させ、エアブリツジ金
属（Ti−Au−Ti）を被着する。エアブリツジ回
路パターンを定めるには第２のエアブリツジ・フ
オトリングラフイ・マスク工程を行なう。エアブ
リツジ金属は金メツキされ、その後、この金メツ
キのパターンに従つてエアブリツジをエツチング
する。 本発明による自己整合凹ゲートエンハンスメン
トモードGaAs FETは上述の如くゲート長0.5μm
で製造され所期の動作を行なつたが、デバイスパ
ラメータのデータは得ていない。ソース側にオフ
セツトした構造を持たないデバイスについて、従
来の非整合凹ゲートエンハンスメントモード
GaAs FETと比較試験した。試験した両型のデ
バイスの幅は300μm、ゲート幅は1.0μmである。
測定は、Vdsバイアスを＋0.4V，Vgs＝0.4Vとし
て行つた。比較のためには通常、等しいピンチオ
フ電圧（Vp）を有するデバイスについて試験す
べきである。その代わりに、この試験では、各型
について夫々２つのデバイスを測定し、Vpの変
化による各種臨界パラメータの変化は、自己整合
型と非自己整合型の違いによるパラメータ変化よ
りも小さいことを確認した。
スメントモード・FETに使用して好適なFETゲ
ートの製法に関する。 〔従来技術及び発明が解決しようとする問題点〕 シリコン上に集積回路を製造する場合、ゲート
がソース・ドレイン領域に重なる構造の従来の電
界効果トランジスタ（FET）より優れた性能の
FETを得るために、ゲート領域とソース・ドレ
イン領域間に自己整合（self−alignment）法が
用いられる。1979年発行のミルマン著「マイクロ
エレクトロニクス」第250〜252頁に記載されてい
る如く、MOS FETでの自己整合は、まずゲー
ト金属を被著し、次にゲートの両側に打込領域を
定めるようにマスクを形成した後、ゲートの両側
のマスクの開口を通してイオンを打込むことによ
つて行なわれる。打ち込まれるイオンはゲート金
属を透過しないので、ゲートの両側のマスク開口
のみを通つて基板内に進入する。イオン打込は、
実質的に「ライン・オブ・サイト（視線）」工程
であるから、打込領域の縁はゲート金属の縁と略
整合する。 ところで、近年、ガリウム砒素（GaAs）によ
るFET回路の製造が注目されている。シリコン
のような半導体材料で電界効果デバイスを製造す
る場合、即ち、MOS FETを製造する場合、金
属ゲート電極は酸化層によつて半導体チヤンネル
から分離される。しかしGaAsのような半絶縁体
で電界効果デバイスを作る場合、ゲート金属は半
導体に直接接触配置される。GaAs FETを用い
たデジタルICの製法の一例は、1982年12月に開
催された国際電子デバイス会議の議事録内のＡ・
ロード、Ａ・マツカマント、Ｇ・マコーマツク、
Ｂ・ベタネンによる「ハイイールドGaAs MSI
デジタルICプロセス」に記載されている。この
記事は、デプレツシヨンモードの非自己整合ゲー
ト型GaAs FETの製法を開示している。 デプレツシヨンモードのデバイスではゲート下
の能動領域は、ゲートの非バイアス時にも導通性
を示す。しかし、多くの用途においてゲート非バ
イアス時にはこの能動領域は非導通性であること
が望まれる。そのような場合、エンハンスメント
モード（Ｅ−モード）のデバイスが必要になる。
GaAs FETデバイスでエンハンスメントモード
を実現するためには、固有のゲートデプレツシヨ
ン層が零ゲートバイアス時にチヤンネルをピンチ
オフするに足るだけチヤンネルのドーブ量を少な
く、または、チヤンネルを薄くしなけねばならな
い。 他方、チヤンネルの両側、即ち、ソース・ゲー
ト間及びゲート・ドレイン間での導電性を維持す
ることも必要とされる。前記ロード等による記事
の第１図に示されたデバイスでは、ゲートはソー
ス領域及びドレイン領域から離間配置されてい
る。本来、デプレツシヨンモード・デバイスにお
いては、ゲートの両側の導電性は充分高い。エン
ハンスメントモード・デバイスを作るために能動
領域の厚さ、またはドープ濃度を減少させると、
ゲートの両側の導電性も減少してしまう。これに
よつて、抵抗、特にソース抵抗Rsが増加するた
めデバイスの利得が減少する。ゲートの両側の能
動領域の適度な導電性を維持しながらゲート下の
エンハンスメントモード特性を得るために、従
来、異なる手法で２つのエンハンスモードGaAs
FETの設計法が開発されている。その一つの手
法は、ブレーナゲート下の基板表面近くに設けた
薄い能動層を、チヤンネル両側の自己整合打込領
域と共に用いるものである。他の手法は、ゲート
下のチヤンネルを薄くしてゲート両側の導電領域
を厚くするために基板の凹部に設けたゲートと共
に厚い能動層を使用するものである。次に、この
両手法について説明する。 初期の自己整合GaAs FETゲートの製法につ
いては、1982年12月の国際電子デバイス会議議事
録のK.ヤマサキ、N.カトー、Y.マツオカ、K.オ
ーワダによる「EB・ライテイング・Ｎ＋セルフ
アラインド・GaAs・MES FETs・フオー・ハイ
スピードLSIs」と題する記事、及び1982年２月
発行、エレクトロンレター誌第18巻第119〜121頁
のK.ヤマサキ、K.アサイ、T.ミズタニ、K.クル
マダによる「セルフアライン・インプランテーシ
ヨン・フオー・N+レイア・テクノロジー
（SAINT）・フオー・ハイスピード・GaAs・
ICs」と題する記事に開示されている。この
SAINTプロセスは、ゲート長を減少させること
により、超高速GaAs FETを得ようとするもの
である。このプロセスでは、窒化シリコン・パシ
ベーシヨン膜が被着されている半導体GaAs基板
に対して多層自己整合打込マスクが設けられる。
底のマスク層は選択的にエツチングされてこのマ
スクがアンダーカツトされる。Ｎ＋打込後、
SiO2層が形成され、マスクが除去され、更に窒
化シリコン膜のプラズマエツチングにより基板が
露出され、ゲート金属が形成される。このような
手順により、プレーナ自己整合ゲート電極が形成
される。このゲート電極の基板に接した部分の長
さは、Ｎ＋打込領域の内側で互いに離間した
SiO2層の縁で決まる。しかしながら、プレーナ
ゲートを採用すると能動層の厚さを物理的に変え
ることができなくなるという問題が生じる。よつ
て、エンハンスメントモード・デバイスの特性を
調整するには、能動層のドーバント濃度及びドー
ピング深さを変えるより他ない。 前述したプレーナ自己整合ゲート構造の代わり
に、基板に凹部を形成し、この中にゲート金属を
形成する手法が提案されている。例えば、凹ゲー
トは、ロード等の上記記事に開示された非整合
GaAs FET構造に採用されてきた。この手法は、
特にデバイスの能動層の実効厚さの制御におい
て、プレーナゲート電極に勝る。即ち、能動領域
のドーピング濃度及び全体の深さのみならず、凹
部の深さも加減して、デバイスのエンハンスメン
トモード特性を制御することができる。凹ゲート
の採用により、ゲートの両側の能動領域を比較的
厚くして導電性を、維持すると共に表面デプレツ
シヨン効果（これはデバイス利得を落とす）を最
小にすることができる。 しかしながら、ゲートを被着する前に形成すべ
き凹部を正確に位置決めすることは困難であると
いう問題がある。特に、凹部及びゲートをソース
領域及びドレイン領域に対して決まつた位置に設
けることは困難である。したがつて凹ゲートの用
途は限定される。IEEEのGaAs・ICシンポジウ
ムの1984年版テクニカルダイジエストには、
GaAs・IC技術の現状が報告されている。回路製
造の分野における、N.C.サリロ・ジエニア、J.K.
アブロクワ、S.A.ジヤミソンによる「ア・セルフ
アラインド・ゲート・モジユレーシヨンドーブト
（Ａ．Ga）As／GaAs・FET・IC・プロセス」
と題する記事（第167〜170頁）及びM.J.ヘリツ
クス、S.A.ハンカ、P.Jボルト、S.Aジヤミソン
による「ア・ロー・パワー・ギガビツト・IC・
フアブリケーシヨン・テクノロジー」と題する記
事（第163〜166頁）では、自己整合ゲート・エン
ハンスメントモード・GaAs・MESFET及び
MODFETの製造に際し、凹ゲート手法を用い
ず、プレーナゲート手法を採用している。 また、従来、ゲート金属被着後に自己整合
GaAs・FETをアニーリングする際に他の問題が
生じた。即ち、従来の炉（furnace）アニーリン
グは、例えば約800℃で20分間以上にわたつて行
われたが、このような高温では、熱膨張率の相違
のため金属ゲートとGaAsとの界面に応力が生
じ、劣悪なシヨツトキー障壁特性を生ずる。アニ
ーリング中、ゲート金属からチヤンネル領域へ不
純物が移動することによつても、打込まれたシリ
コンイオンの横方向拡散と同時に、デバイスの性
能を劣化させる。このような問題があるため、正
常に動作するGaAsデバイスの歩留りは極めて小
さい。サリロ等による前記論文に記載された製法
では、自己整合ゲート打込領域を能動化するため
に、従来の炉アニーリングではなく高速熱アニー
リングすることによりこの問題を軽減しようとし
ている。このアニーリング手法は、前記論文によ
れば満足できる結果をもたらすようであるが、短
時間であつてもシヨトキー界面が加熱することに
変りない。金属は、アニーリング温度では、非常
に高速に拡散し得る。したがつて、自己整合デバ
イスの高速アニーリングが製造プロセスで受入れ
られるものであるかどうかは確かめる必要があ
る。シヨツトキー界面の物性がはつきりしない現
時点では、金属拡散によりゲート劣化を招く虞れ
のある手法は使用を避けるのが無難であろう。
K.ヤマサキ等により報告された前記SAINT製法
では、このような危険性を避けて、Ｎ＋自己整合
打込領域を、Ｎ＋打込領域の予期される横方向拡
散に等しい距離だけプレーナゲート電極から離間
させようとしている。周知の凹ゲート手法は、同
様にアニーリング後にゲート金属を被着してい
る。 従来の自己整合ゲートの制法における他の制限
は、ゲート両側の打込領域のドーパント濃度が実
質的に等しいことである。しかし、ソース抵抗
Rsを小さくするために、ソース・ゲート間のド
ーピング濃度は高い方が望ましい。他方、ゲート
ドレイン容量CGDを小さくするためにドレイン側
の打込領域のドーピング濃度は低い方が望まし
い。従来の自己整合ゲートの製法では、非対称的
な打込ドーピング濃度を得ることは実際的でな
い。前記SAINTデバイスでは、ゲートコンタク
トを自己整合Ｎ＋打込領域の内側に離間配置する
ことにより、ドレイン容量を改善しているがソー
ス抵抗の劣化（増加）を招いている。凹ゲートデ
バイでは、ソース及びドレイン打込領域に対して
凹部ゲートを常に決まつた場所に位置決めするこ
とが難しいため、これらのパラメータは大きく変
動し、よつて歩留りが下がる。ゲート位置の許容
誤差は大きいことが好ましい。 ゲート寸法は小さい方が望ましいことは周知で
あるが、フオトレジストに微小（例えばサブミク
ロン）のパターンをフオトリングラフ技術で形成
することは難しいので、ゲート長を小さくする能
力には限度がある。また、微小のゲート金属を用
いるとゲート金属抵抗Rinが大きくなる。微小ゲ
ート長は、フオトレジストから微小パターンをウ
エハに確実に転写することを困難にする例えば、
前記SAINTプロセスでは、実際のゲート寸法を
制御することは難しい。SiO2層は、スパツタリ
ング源から視線に沿つた被着が行われないので、
SiO2層の縁（エツジ）はくさび形になる。この
ため、この縁の構造的な精度は低い。SiO2の縁
はプラズマエツチングにより後退する。したがつ
て、出来上がるゲートは、アンダーカツトされた
マスクより長くなり、縁の精細度は低くなる。 以上より、改良された自己整合ゲート構造及び
その製法の必要性が尚、存在する。 本発明の目的は、従来の自己整合ゲートの製法
を改良することである。 本発明の他の目的は、改良したエンハンスメン
トモードGaAs FETゲート構造を提供すること
である。 本発明の他の目的は、フオトリングラフ技術に
よる限度以下にゲート長を小さくすることであ
る。 本発明の他の目的は、ソース抵抗Rs及びゲー
トドレイン容量CGDを減少させることである。 本発明の他の目的は、低ゲート金属抵抗Rinを
維持しながら微小ゲートパターンをフオトレジス
トから正確かつ確実にデバイス構造に転写するこ
とである。 本発明の他の目的は、フオトリングラフイ技術
で作られるサブミクロンゲートGaAs FETデバ
イスの構造及び特性のばらつきをなくすことであ
る。 〔発明の概要〕 本発明によれば、ゲート金属がチヤンネルの一
方の側にオフセツトされ、好ましくはソース側打
込領域に整合した自己整合ゲートGaAs FETが
得られる。この構成は、ゲート金属被着前に、例
えばフオトレジスタで容易に得られる1μmの間隔
で一対の自己整合打込領域を形成する製法によつ
て実現できる。中間工程として、まず、フオトレ
ジストマスクで少なくとも一方の自己整合打込領
域上にこれと整合した第１の耐エツチング性絶縁
片を被着する。次に、第２フオトレジストマスク
を用いて、他方の自己整合打込領域に重なると共
に両打込領域間のギヤツプ、即ちチヤンネル上の
中間部（中央でなくともよい）まで突き出すよう
に適当な大きさ、例えば1μmの第２耐エツチング
性絶縁片を被着する。第１及び第２の絶縁被着片
の内縁は、両打込領域の間隔より狭く、（例えば
0.5μm）、一方の打込領域に整合する。両絶縁被
着片により、ゲート長は打込領域の間隔より小さ
く固定され、且つゲート金属は、ドレイン側打込
領域から離れてソース側打込領域側にずれて形成
される。このゲートは好ましくは凹部に形成され
る。この製法によつて、フオトリングラフイ技術
によるゲート長の最小寸法の制限がなくなる。こ
の製法はまたゲート金属の両側に非対称ドーピン
グ濃度を与えるのに効果的であり、これによりゲ
ート・ドレイン容量Cgd及びソース抵抗Rsを共に
減少させることができる。 〔実施例〕 第１図乃至第７図の工程を実施する際の基板１
０として、半絶縁体GaAsウエハを用いる。被着
表面１２が100結晶面となり、且つ第６図のよう
にエツチングされたとき凹部チヤンネルが後述の
如く内側に傾斜した両側部をもつて形成されるよ
うにゲートの整合が行われるべく、ウエハをカツ
トする。 第１図を参照するに、通例のウエハ洗浄及び検
査の後、1000〜5000Åの厚さを有する窒化シリコ
ン（Si3N4）の第１絶縁層１４を基板１２の全面
に被着する。その被着工程後、第１フオトグラフ
イ・マスク工程によりチヤンネル領域を定める。
このチヤンネル領域は、基板表面１２の主面上の
＜０１１＞方向に平行にゲートを整合するように
方向付けられる。次に、フオトレジストの開口及
び層１４を通してGaAs基板１０にシリコンイオ
ンを打込み、チヤンネル領域にＮ−（例えば、３
×1017の平均ドーパント濃度）打込領域１８を形
成する。このとき、第６図及び第７図においてゲ
ートを例えば800〜1000Åの深さまで掘り下げる
ことを見越し、プレーナ自己整合エンハンスメン
トモードGaAs FETよりも能動層の全実効厚が
大きくなるように（例えば2000〜3000Åのオー
ダ）イオン打込みエネルギーを制御する。これら
の数値は個々の用途に応じて調整できる。Ｎ−打
込領域１８の形成後、フオトレジスト層を除去す
る。 次にの工程では、まず、第２のフオトリングラ
フイ・マスク工程を行なう。即ち、Ｎ−打込領域
１８の中央を挟んで離隔し、且つＮ−打込領域１
８の外周に重なつた一対の開口２２を有するフオ
トレジストマスク２０を設ける。次に第２の打込
工程で、Ｎ−打込領域１８の約２倍の深さまで且
つＮ＋（例えば２×1018）平均ドーパント濃度に
なるまでシリコンイオンの打込を行い、ソース及
びドレイン打込領域２４，２６を形成する。その
後、フオトレジストマスク２０を除去する。 次に、第２図ではまず第３フオトリングラフ
イ・マスク工程を行なう。この工程では、一対の
開口３２を有するフオトレジスト層３０を形成す
る。開口３２は、第１図の開口２２と同様にチヤ
ンネル領域１８の中央を挟んで配置されるが、開
口２２より小さく且つより近接して設けられ、そ
の一部が第1N＋打込領域２４，２６を内側部分
に重なる。開口３２の間隔はできるだけ近接させ
ることが望ましい。現在のフオトリングラフイ技
術では、フオトレジストブリツジ３０ａの幅３３
は確実に1μm程度になし得る。例えば、この例で
は幅３３を1μmと想定するが、本発明の原理はフ
オトリングラフイ技術の進歩に伴つて、一層小さ
い幅に対応し得る。 そこで、第３の打込工程を行なう。即ち、開口
３２を通してシリコンイオンの打込を行ない、自
己整合ソース側・ドレイン側打込領域３４，３６
を形成する。この領域３４，３６へのイオン打込
の濃度は、第１図のＮ＋打込工程よりもわずかに
低く（例えば１×1018）、その深さは第１図のＮ
−打込領域とＮ＋打込領域の中間である。 このようにして、平均打込濃度の加算により階
段状のドーピングパターンが得られる。ドーパン
ト濃度は、中央マスク部分３０ａの下の自己整合
打込領域３４，３６間のギヤツプ３８におけるチ
ヤンネル領域で最低になる。濃度の高いのは自己
整合打込領域３４，３６であるが、その中でも打
込領域１８，２４，３４及び１８，３６，２６が
夫々重なる領域３７，３９が最も高く、ここから
ギヤツプ３８へ向かう内方へ、及び基板１２の下
方へと減少していく。 引き続きマスク３０を利用して、第２絶縁層、
即ち、今度は酸化ジルコニウム（ZrO）の薄い
（例えば200Å）層４０，４０ａ，４０ｂを、開口
３２を通して第１絶縁層１４上及びフオトレジス
ト層３０の上（これは重要ではない）に被着す
る。被着片４０ａ，４０ｂはこのようにギヤツプ
３８の両側に形成され、打込領域３４，３６の縁
に正確に自己整合して打込領域３４，３６を被覆
する。その後、フオトレジスト３０を除去する。
このときフオトレジスト３０上の酸化ジルコニウ
ム４０も排除されるが、窒化シリコンの第１絶縁
層１４上の酸化ジルコニウム被着片４０ａ，４０
ｂは残る。 次に、第３図の高低では、まずゲートオフセツ
トのための第４フオトリソグラフイ・マスク工程
によりゲート能動領域上に１個の開口４１を有す
るフオトレジスト層３９を設ける。開口４１は、
開口３２と同じ大きさ（例えば1μm）であるが、
ギヤツプ３８の一部（例えば半分）及び隣接する
ドレイン側被着片４０ｂの一部にまたがるように
ギヤツプ３８の中心に向かつてずれている。この
オフセツトの位置決めは容易に0.2〜0.3μm程度の
精度で行なえる。そこで、第２の酸化ジルコニウ
ム層４２，４２ａを被着する。 次に、第４図に進み、フオトレジスト３９を除
去する。このとき、フオトレジスト３９上に被着
されている酸化ジルコニウムも共に除去される。
よつて、ZrO被着片およびギヤツプ３８内の
Si3N4層の表面が露出される。このギヤツプ３８
内の露出表面は、被着片４０ａ，４２ａの内縁間
の幅４３（元のギヤツプ３３の略半分）に狭めら
れ、ドレイン打込領域３６の内側境界から離間す
る。 次に、イオン打込領域を活性化するため炉アニ
ーリングを行なう。アニーリングに続いて、まず
第５のフオトリングラフイ・マスク工程（図示せ
ず）を行なつた後、プラズマエツチング処理を行
ない、ゲートのソース及びドレイン領域上の窒化
シリコン層１４にオーミツクコンタクト用開口を
設ける。次に、この開口を通してオーミツク金属
（Au−Ge−Ni）を被着してソース及びドレイン
オーミツクコンタクト４４，４６を形成する。そ
の後、オーミツク金属被着用フオトレジストマス
クを除去する。更に、オーミツク金属をGaAsと
合金化させる。 その後、ゲート領域の全表面に窒化シリコンの
第２層４８（第５図）を被着する。そこで第６フ
オトリングラフイ・マスク工程を行ない、ギヤツ
プ３８に略中心に合わせた、ギヤツプ３８より幾
分幅の広い開口５２を有するフオトレジストマス
ク５０を全チヤンネル領域上に形成する。次に、
開口５２を通して窒化シリコン層１４，４８をプ
ラズマエツチングする。薄い酸化ジルコニウムの
被着片４０ａ，４０ｂはプラズマエツチングを拒
絶するから、物質が除去されるのは、被着片４０
ａ，４０ｂ及び打込領域３４，３６の内側の縁に
整合された狭いチヤンネルの基板表面までの部分
である。 次に、フオトレジスト層５０を残したまま、ウ
エハを液体化学エツチングして、基板１０にゲー
ト凹部、即ちチヤンネル５４を形成する。このエ
ツチングに適したエツチヤントは、希釈水酸化ア
ンモニウム及び過酸化水素の混合水溶液であり、
これによつてガリウム砒素の基板はエツチングさ
れるが、窒化シリコン及び酸化ジルコニウムの絶
縁層はエツチングされない。オーミツクコンタク
ト（ソース及びドレイン）間に仮のバイアス（例
えば2.5V）をかけたとき流れる電流を監視する
ことにより、所望のピンチオフ電圧が得られるエ
ツチングの停止点、即ちエツチングされるチヤン
ネル５４の深さを決める。 更に、第６図を参照するに、マスク５０の開口
５２を通してゲート金属（Ti−Pu−AU）を被
着する。生成してゲート金属５６は凹部５４内下
方に伸びて、ギヤツプ３８内のＮ−ドープ領域１
８に接する。基板表面１２でのゲートコンタクト
５６の長さ４３は、第２及び第３図の被着工程で
設けた酸化ジルコニウム被着片４０ａ，４０ａの
内縁の間隔によつて決まり、エツチング工程には
無関係である。このことに対応して、ゲートコン
タクト５６のソース側縁は、第２図の工程で形成
した自己整合打込領域の内縁と、基板表面１２に
おいて正確に整合する。ゲートコンタクト５６の
ドレイン側縁は、ドレイン打込領域３６から、か
なりの距離（例えば0.5μm）離れる。 ゲートコンタクト５６は、基板表面１２の凹部
によつて定まる台形状である。即ち、ゲートコン
タクト５６の対向する側部５８は、基板１０の深
さ方向に進むにつれて打込領域３４，３６の内縁
から遠ざかり、内方に傾斜している。ゲート凹部
の形状は、最初の工程で結晶面を選択し、第１図
の工程でゲート方向を決めたときに決まる。 酸化ジルコニウム被着片４０ａ，４０ｂより上
部のゲート金属５６の長さは、第５図の工程での
フオトレジスト５０の開口５２の寸法５３によつ
て決まる。この寸法５３をゲートコンタクト長３
３より大きくすることによつて、マスクのウエハ
に対する位置ずれの許容誤差を大きくすることが
できる。寸法５３をゲートコンタクト長３３より
大きくすることは、能動打込領域１８に接するゲ
ート長を可能な限り小さくしたまま、入力ゲート
抵抗Rinを減少させることにもなる。ゲートコン
タクト長４３は、フオトリングラフイ技術の限界
より容易に小さくすることができる。なぜなら
ば、この寸法は、フオトレジストの分解能で決ま
るのではなく、順次のZrO被着の際に、フオトレ
ジストを自己整合打込領域に整合させることによ
つて決められ、且つゲートコンタクト寸法及び縁
形状はZrO被着片によるエツチング工程の間、維
持されるからである。したがつて、自己整合打込
領域の間隔をゲート金属５６の最大長より近接さ
せることができると共に、ガリウム砒素基板１０
に接するゲートコンタクト５６の長さは自己整合
打込領域の間隔より小さくできる。上述の工程に
よれば、ゲート金属被着前に中間マスク工程を必
要とすることなく、デバイス閾値、即ちピンチオ
フ電圧を特定値に設定できるようにゲート凹部を
有するゲートを製造することができる。 第７図を参照するに、ゲート金属被着後、ゲー
ト金属フオトレジスト層５０を除去する。次に、
第３の窒化シリコン層６０を約1000Åの厚さまで
被着する。そこで、まず第７フオトリングラフ
イ・マスク工程を行つた後、このフオトレジスト
開口を通して窒化シリコンをプラズマエツチング
し、フオトレジスト及びと窒化シリコンの開口を
通して相互接続金属（Ti−Pd−Au）の第１層を
被着することにより夫々シリコンオーミツクコン
タクト４４，４６との金属接続部６２，６４を形
成する。次にフオトレジストを除去した後、第４
の窒化シリコン層６６を、第７図のデバイス上に
約1000Åの厚さまで被着する。 本発明にとつて本質的でない従来の工程を更に
続行し、回路の他の部分（図示せず）からソース
コンタクト６２にエアブリツジ接続７０を行なつ
て回路が完成する。この工程では、エアブリツ
ジ・フオトリングラフイ・マスク工程でエアブリ
ツジ６８を形成した後、フオトレジストの開口を
通して窒化シリコンをプラズマエツチングし、ソ
ースコンタクト６２を露出させ、エアブリツジ金
属（Ti−Au−Ti）を被着する。エアブリツジ回
路パターンを定めるには第２のエアブリツジ・フ
オトリングラフイ・マスク工程を行なう。エアブ
リツジ金属は金メツキされ、その後、この金メツ
キのパターンに従つてエアブリツジをエツチング
する。 本発明による自己整合凹ゲートエンハンスメン
トモードGaAs FETは上述の如くゲート長0.5μm
で製造され所期の動作を行なつたが、デバイスパ
ラメータのデータは得ていない。ソース側にオフ
セツトした構造を持たないデバイスについて、従
来の非整合凹ゲートエンハンスメントモード
GaAs FETと比較試験した。試験した両型のデ
バイスの幅は300μm、ゲート幅は1.0μmである。
測定は、Vdsバイアスを＋0.4V，Vgs＝0.4Vとし
て行つた。比較のためには通常、等しいピンチオ
フ電圧（Vp）を有するデバイスについて試験す
べきである。その代わりに、この試験では、各型
について夫々２つのデバイスを測定し、Vpの変
化による各種臨界パラメータの変化は、自己整合
型と非自己整合型の違いによるパラメータ変化よ
りも小さいことを確認した。
【表】
本発明のFETゲートの製法によれば、耐エツ
チング性絶縁被着片４０ａ，４２ａの利用によ
り、ゲート長を極めて小さくすることができるの
で高速のFETが得られる。また、被着片４２ａ
によりゲートがソース側にオフセツトされるの
で、ソース抵抗Rs及びゲート・ドレイン容量CGD
を共に小さくすることができる。
チング性絶縁被着片４０ａ，４２ａの利用によ
り、ゲート長を極めて小さくすることができるの
で高速のFETが得られる。また、被着片４２ａ
によりゲートがソース側にオフセツトされるの
で、ソース抵抗Rs及びゲート・ドレイン容量CGD
を共に小さくすることができる。
第１図乃至第７図は本発明のFETゲートの製
法を説明するための工程図である。
法を説明するための工程図である。
Claims (1)
- 【特許請求の範囲】 １ 第１の深さの能動領域を有する半絶縁性基板
上に、互いに離間した一対の開口を有する第１マ
スク層を設け、 該第１マスク層を通してイオンを打込むことに
より一対の自己整合打込領域を形成した後、第１
耐エツチング性絶縁層を上記一対の自己整合打込
領域上に形成し、 上記第１マスク層を除去した後、上記一対の自
己整合打込領域の中間部から一方の上記自己整合
打込領域にまたがる開口を有する第２マスク層を
設け、 該第２マスク層を通して第２の耐エツチング性
絶縁層を形成し、 上記第１及び第２耐エツチング性絶縁層の内縁
に挟まれた部分をエツチングして上記半絶縁性基
板に上記第１の深さより浅い凹部を形成し、該凹
部にゲートコンタクトを形成することを特徴とす
るFETゲートの製法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US727485 | 1985-04-26 | ||
| US06/727,485 US4642259A (en) | 1985-04-26 | 1985-04-26 | Source-side self-aligned gate process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS622572A JPS622572A (ja) | 1987-01-08 |
| JPH0325931B2 true JPH0325931B2 (ja) | 1991-04-09 |
Family
ID=24922860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61097808A Granted JPS622572A (ja) | 1985-04-26 | 1986-04-26 | Ｆｅｔゲ−トの製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4642259A (ja) |
| JP (1) | JPS622572A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4956308A (en) * | 1987-01-20 | 1990-09-11 | Itt Corporation | Method of making self-aligned field-effect transistor |
| US4792531A (en) * | 1987-10-05 | 1988-12-20 | Menlo Industries, Inc. | Self-aligned gate process |
| DE3822749A1 (de) * | 1988-07-05 | 1990-01-11 | Boehringer Mannheim Gmbh | Fructosamin-calibrator |
| US5143857A (en) * | 1988-11-07 | 1992-09-01 | Triquint Semiconductor, Inc. | Method of fabricating an electronic device with reduced susceptiblity to backgating effects |
| US5219713A (en) * | 1990-12-17 | 1993-06-15 | Rockwell International Corporation | Multi-layer photoresist air bridge fabrication method |
| US6433371B1 (en) * | 2000-01-29 | 2002-08-13 | Advanced Micro Devices, Inc. | Controlled gate length and gate profile semiconductor device |
| US10032775B2 (en) * | 2015-05-29 | 2018-07-24 | Rohde & Schwarz Gmbh & Co. Kg | Switching device for switching radio frequency signals |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772384A (en) * | 1980-10-24 | 1982-05-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of field-effect transistor |
| US4381956A (en) * | 1981-04-06 | 1983-05-03 | Motorola, Inc. | Self-aligned buried channel fabrication process |
| JPS5860574A (ja) * | 1981-10-06 | 1983-04-11 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
| US4540446A (en) * | 1983-09-19 | 1985-09-10 | Oki Electric Industry Co., Ltd. | Method of forming ohmic contact on GaAs by Ge film and implanting impurity ions therethrough |
-
1985
- 1985-04-26 US US06/727,485 patent/US4642259A/en not_active Expired - Fee Related
-
1986
- 1986-04-26 JP JP61097808A patent/JPS622572A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS622572A (ja) | 1987-01-08 |
| US4642259A (en) | 1987-02-10 |
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