JPS622572A - Ｆｅｔゲ−トの製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ガリウム砒＃Ａ（ＧａＡｓ）のエンハンスメ
ントモード・ＦＥＴに使用して好適なＦＥＴゲートの製
法に関する。

〔従来技術及び発明が解決しようとする問題点〕シリコ
ン上に集積回路を製造する場合、ゲートがソース・ドレ
イン領域に重なる構造の従来の電界効果トランジスタ（
ＦＥＴ）より優れん性能のＦＥＴを得るために、ゲート
領域とソース・ドレイン領域間に自己整合（ｓｅｌｆ−
ａｌｉｇｎｍｅｎｔ）法が用いられる。１９７９年発行
のミルマン著「マイクロエレクトロニクス」第２５０〜
２５２頁に記載されている如く、ＭＯＳ　ＦＩＥＴでの
自己整合は、まずゲート金属を被着し、次にゲートの両
側に打込領域を定めるようにマスクを形成した後、ゲー
トの両側のマスクの開口を通してイオンを打込むことに
よって行なわれる。打ち込まれるイオンはゲート金属を
透過しないので、ゲートの両側のマスク開口のみを通っ
て基板内に進入する。イオン打込は、実質的に「ライン
・オブ・サイト（視線）」工程であるから、打込領域の
縁はゲート金属の縁と略整合する。

ところで、近年、ガリウム砒素（ＧａＡｓ）によるＦＥ
Ｔ回路の製造が注目されている。シリコンのような半導
体材料で電界効果デバイスを製造する場合、即ち、ＭＯ
Ｓ　Ｆ１４Ｔを製造する場合、金属ゲート電極は酸化ｊ
−によって半導体チャンネルから分離される。しかしＧ
ａＡｓのような半絶縁体で電界効果デバイスを作る場合
、ゲート金属は半導体に直接接触配置される。ＧａＡｓ
　　ＦＥＴを用いたデジタルＩｃの製法の一例は、１９
８２年１２月に開催された国際電子デバイス会議の礒事
録内の八・ロード、八・マン力マント、Ｇ・マコーマッ
ク、Ｂ・ベタネンによる「ハイイールドＧａＡｓＭＳＩ
デジタルＩＣプロセス」に記載されている。この記事は
、デプレッションモードの非自己整合ゲート型ＧａＡｓ
ＦＥＴの製法を開示している。

デプレッションモードのデバイスではゲート下の能動領
域は、ゲートの非バイアス時にも導通性を示す。、しか
し、多くの用途においてゲート非バイアス時にはこの能
動領域は非導通性であることが望まれる。そのような場
合、エンハンスメントモード（Ｅ−モード）のデバイス
が必要になる。

ＧａＡｓ　　Ｆ　Ｅ　Ｔデバイスでエンハンスメントモ
ードを実現するためには、固有のゲートデプレッション
層が零ゲートバイアス時にチャンネルをピンチオフする
に足るだけチャンネルのドープ量を少なく、または、チ
ャンネルを薄くしなければならない。

他方、チャンネルの両側、即ち、ソース・ゲート間及び
ゲート・ドレイン間での導電性を維持することも必要と
される。前記ロード等による記事の第１図に示されたデ
バイスでは、ゲートはソース領域及びドレイン領域から
離間配置されている。

本来、デプレッションモード・デバイスにおいては、ゲ
ートの両側の導電性は充分高い。エンハンスメントモー
ド・デバイスを作るために能動領域の厚さ、またはドー
プ濃度を減少させると、ゲートの両側の導電性も減少し
てしまう。これによって、抵抗、特にソース抵抗Ｒｓが
増加するためデバイスの利得が減少する。ゲートの両側
の能動領域の適度な導電性を維持しながらゲート下のエ
ンハンメントモード特性を得るために、従来、異なる手
法で２つのエンハンスモードＧａＡｓ　　Ｆ　Ｅ　Ｔの
設計法が開発されている。その一つの手法は、ブレーナ
ゲート下の基板表面近くに設けた薄い能動層を、チャン
ネル両側の自己整合打込領域と共に用いるものである。

他の手法は、ゲート下のチャンネルを薄くしてゲート両
側の導電領域を厚くするために基板の凹部に設りたゲー
トと共に厚い能動１ｍを使用するものである。次に、こ
の両手法につい°Ｃ説明する。

初期の自己整合ＧａＡｓ　　Ｆ　Ｅ　’１’ゲートの製
法については、１９８２年１２月の国際電子デバイス会
ＲｊｍＳ録のに、ヤマザキ、Ｎ１．力１−−１Ｙ、マツ
オカ、Ｋ、オーワダによるＩ’　ＥＢ・ライティング・
Ｎ＋セルファラインド・ＧａＡｓ−ＭＥＳ　　ＦＥＴ５
　・フォー・ハイスピードＬＳ　Ｉｓ　Ｊと題する記事
、及び１９８２年２月発行、エレクトロンレター誌第１
８巻第１１９〜１２１頁のに、ヤマザキ、Ｋ、アサイ、
Ｔ。

ミズタニ、Ｋ、クルマダによる「セルファライン・イン
プランテーション・フォー・Ｎ＋レイア・テクノロジー
（ＳＡＩＮＴ　）　　・フォー・ハイスピード・ＧａＡ
ｓ・ＩＣ５Ｊと題する記事に開示されている。

この５ＡＩＮＴプロセスは、ゲート長を減少させること
により、超高速ＧａＡｓ　　ＦＥＴを得ようとするもの
である。このプロセスでは、窒化シリコン・パシベーシ
ョン膜が被着されている半導体ＧａＡｓ基板に対して多
層自己整合打込マスクが設けられる。

底のマスク層は選択的にエツチングされてこのマスクが
アンダーカットされる。Ｎ十打込後、５ｉＯ２１−が形
成され、マスクが除去され、更に窒化シリコン膜のプラ
ズマエツチングにより基板が露出され、ゲート金属が形
成される。このような手順により、プレーナ自己整合ゲ
ート電極が形成される。

このゲート電極の基板に接した部分の長さは、Ｎ＋打込
領域の内側で互いに離間した５ｉ０２層の縁で決まる。

しかしながら、プレーナゲートを採用すると能動層の厚
さを物理的に変えることができなくなるという問題が生
じる。よって、エンハンスメントモード・デバイスの特
性を調整するには、能動層のドーパント濃度及びドーピ
ング深さを変えるより他ない。

前述したプレーナ自己整合ゲート構造の代わりに、基板
に凹部を形成し、この中にゲート金属を形成する手法が
提案されている０例えば、凹ゲートは、ロード等の上記
記事に開示された非整合ＧａＡｓＦＥＴ構造に採用され
てきた。この手法は、特にデバイスの能動層の実効厚さ
の制御において、プレーナゲート電極に勝る。即ち、能
動領域のドーピング濃度及び全体の深さのみならず、凹
部の深さも加減して、デバイスのエンハンスメントモー
ド特性を制御することができる。凹ゲートの採用により
、ゲートの両側の能動領域を比較的厚くして導電性を、
維持すると共に表面デプレッション効果（これはデバイ
ス利得を落とす）を最小にすることができる。

しかしながら、ゲートを被着する前に形成すべき凹部を
正確に位置決めすることは困難であるという問題がある
。特に、凹部及びゲートをソース領域及びドレイン領域
に対して決まった位置に設けることは困難である。した
がって凹ゲートの用途は限定される。　ＩＥＩＥのＧａ
Ａｓ−Ｉ　Ｃシンポジウムの１９８４年版テクニカルダ
イジェストには、ＧａＡｓ・ＩＣ技術の現状が報告され
ている。回路製造の分野における、Ｎ、Ｃ，サリロ・ジ
ュニア、Ｊ、Ｋ。

アブロクワ、Ｓ、Ａ、ジャミソンによる［ア・セルファ
ラインド・ゲート・モジェレーションドーブト　（八ｊ
！　、Ｇａ　）　Ａｓ　／Ｇ’ａＡｓ−Ｆ　ＥＴ　・Ｉ
　Ｃ・プロセス」と題する記事（第１６７〜１７０頁）
及びＭ。

Ｊ、ヘリックス、Ｓ、Ａ、バンカ、Ｐ、Ｊボルド、Ｓ、
Ａジャミソンによる「ア・ロー・パワー・ギガビット・
ＩＣ・ファブリケージジン・テクノロジー」と題する記
事（第１６３〜１６６頁）では、自己整合ゲート・エン
ハンスメントモード・ＧａＡｓ・ＭＥＳＰＣＴ及びＭＯ
ＤＦＥＴの製造に際し、凹ゲート手法を用いず、プレー
ナゲート手法を採用している。

また、従来、ゲート金属被着後に自己整合ＧａＡｓ・Ｆ
ＥＴをアニーリングする際に他の問題が生じた。

即ち、従来の炉（ｆｕｒｎａｃｅ　）アニーリングは、
例えば約８００℃で２０分間以上にわたって行われたが
、このような高温では、熱膨張率の相違のため金属ゲー
トとＧａＡｓとの界面に応力が生じ、劣悪なショットキ
ーＩＩ＠壁特性を生ずる。アニーリング中、ゲート金属
からチャンネル領域へ不純物が移動することによっても
、打込まれたシリコンイオンの横方向拡散と同時に、デ
バイスの性能を劣化させる。

このような問題があるため、１密に動作するＧａＡｓデ
バイスの歩留りは極めて小さい、サリロ等による前記論
文に記載された製法では、自己整合ゲート打込領域を能
動化するために、従来の炉アニーリングではなく高速熱
アニーリングすることによりこの問題を軽減しようとし
ている。このアニーリング手法は、前記論文によれば満
足できる結果をもたらすようであるが、短時間であって
もショットキー界面を加熱することに変りない。金属は
、アニーリング温度では、非常に高速に拡散し得る。

したがって、自己整合デバイスの高速アニーリングが製
造プロセスで受入れられるものであるかどうかは確かめ
る必要がある。ショットキー界面の物性がはっきりしな
い現時点では、金属拡散によりゲート劣化を招く虞れの
ある手法は使用を避けるのが無難であろう。Ｋ、ヤマサ
キ等により報告された前記５ＡＩＮＴ　ｌ法では、この
ような危険性を避けて、Ｎ十自己整合打込領域を、Ｎ十
打込領域の予期される横方向拡散に等しい距離だけプレ
ーナゲート電極から離間させようとしている０周知の凹
ゲート手法は、同様にアニーリング後にゲート金属を被
着している。

従来の自己整合ゲートの製法における他の制限は、ゲー
ト両側の打込領域のドーパント濃度が実質的に等しいこ
とである。しかし、ソース抵抗Ｒ３を小さくするために
、ソース・ゲート間のドーピング濃度は高い方が望まし
い。他方、ゲートドレイン容Ｍ　Ｃｃｏを小さくするた
めにドレイン側の打込領域のドーピング濃度は低い方が
望ましい、従来の自己整合ゲートの製法では、非対称的
な打込ドーピング濃度を得ることは実際的でない。前記
５ＡＩＮＴデバイスでは、ゲートコンタクトを自己整合
Ｎ十打込領域の内側に離間配置することにより、ドレイ
ン容量を改善しているがソース抵抗の劣化（増加）を招
いている。凹ゲートデバイスでは、ソース及びドレイン
打込領域に対して凹部ゲートを常に決まった場所に位置
決めすることが難しいため、これらのパラメータは大き
く変動し、よって歩留りが下がる。ゲート位置の許容誤
差は大きいことが好ましい。

ゲート寸法は小さい方が望ましいことは周知であるが、
フォトレジストに微小（例えばサブミクロン）のパター
ンをフォトリソグラフ技術で形成することは難しいので
、ゲート長を小さくする能力には限度がある。また、微
小のゲート金属を用いるとゲート金属抵抗Ｒｉｎが大き
くなる。微小ゲート長は、フォトレジストから微小パタ
ーンをウェハに確実に転写することを困難にする例えば
、前記５ＡＩＮＴプロセスでは、実際のゲート寸法を制
御することは難しい。　５ｉｏ２Ｊｉｆは、スパッタリ
ング源から視線に沿った被着が行われないので、５ｔ（
ｈ　Ｎの縁（エツジ）はくさび形になる。このため１．
この縁の構造的な精度は低い、　　５ｉ０２の縁はプラ
ズマエツチングにより後退する。したがって、出来上が
るゲートは、アンダーカッ１−されたマスクより長くな
り、縁の精細度は低くなる。

以上より、改良された自己整合デー１−構造及びその製
法の必要性が尚、存在する。

本発明の目的は、従来の自己整合ゲートの製法を改良す
ることである。

本発明の他の目的は、改良したエンハンスメントモード
ＧａＡｓ　　Ｆ　Ｅ　Ｔゲート構造を提供することであ
る。

本発明の他の目的は、フォトリソグラフ技術による限度
以）にゲート長を小さくすることである。

本発明の他の目的は、ソース抵抗Ｒ５及びゲートドレイ
ン容ｆｔ　Ｃａｏを減少させることである。

本発明の他の目的は、低ゲート金属抵抗Ｒｉｎを維持し
ながら微小ゲートパターンをフォトレジストから正確か
つ確実にデバイス構造に転写することである。

本発明の他の目的は、フォトリソグラフィ技術で１乍ら
れるザフ゛ミクロンゲ−１−ＧａＡｓ　　Ｆ　Ｅ　Ｔデ
バイスの構造及び特性のばらつきをな（ずことである。

〔発明の概要〕

本発明によれば、ゲート金属がチャンネルの一方の側に
オフセントされ、好ましくはソース側打込領域に整合し
た自己整合ゲー）　ＧａＡｓ　　Ｆ　Ｅ　Ｔが得られる
。この構成は、ゲート金属被着前に、例えばフォトレジ
ストで容易に得られる１μｍの間隔で一対の自己整合打
込領域を形成する製法によって実現できる。中間工程と
して、まず、フォトレジストマスクで少なくとも一方の
自己整合打込領域上にこれと整合した第１の耐エツチン
グ性絶縁片を被着する。次に、第２フオトレジストマス
クを用いて、他方の自己整合打込領域に重なると共に両
打込領域間のギャップ、ＩＩＩちチャンネル上の中間部
（中央でなくともよい）まで突き出すように適当な大き
さ、例えば１μｍの第２耐エツチング性絶縁片を被着す
る。第１及び第２の絶縁被着片の内縁は、両打込領域の
間隔より狭く　（例えば０．５μＩＩ＋）、一方の打込
領域に整合する。両絶縁被着片により、ゲート長は打込
領域の間隔より小さく固定され、且つゲート金属は、ド
レイン側打込領域から離れてソース側打込領域側にずれ
て形成される。このゲートは好ましくは凹部に形成され
る。この製法によって、フォトリソグラフィ技術による
ゲート長の最小寸法の制限がなくなる。

この製法はまたゲート金属の両側に非対称ドーピング濃
度を与えるのに効果的であり、これによりゲート・ドレ
イン容ｔｉｃｇｄ及びソース抵抗Ｒ３を共に減少させる
ことができる。

〔実施例〕

第１図乃至第７図の工程を実施する際の基板（１０）と
して、半絶縁体ＧａＡｓウェハを用いる。被着表面（１
２）力月Ｏｏ結品面となり、且つ第６図のようにエツチ
ングされたとき凹部チャンネルが後述の如く内側に傾斜
した両側部をもって形成されるようにゲートの整合が行
われるべく、ウェハをカットする。

第１図を参照するに、通例のウェハ洗浄及び検査の後、
１０００〜５０００人の厚さを有する窒化シリコン（Ｓ
ｔａ　Ｎ４　）の第１絶縁層（１４）を基板（１２）の
全面に被着する。この被着工程後、第１フオトグラフイ
・マスク工程によりチャンネル領域を定める。このチャ
ンネル領域は、基板表面（１２）の主面上の＜０１１＞
方向に平行にゲートを整合するように方向付けられる０
次に、フォトレジストの開口及びＦｌｌ（１４）を通し
てＧａＡｓ基板（ｌＯ）にシリコンイオンを打込み、チ
ャンネル領域にＮ−（例えば、３　Ｘ　１０”の平均ド
ーパント濃度）打込領ｆｉ！１（１８）を形成する。こ
のとき、第６図及び第７図においてゲートを例えば８０
０−　１０００人の深さまで掘り下げることを見越して
、プレーナ自己整合エンハンスメントモード　ＧａＡｓ
　　ＦＥＴヨリも能動層の全実効厚が大きくなるように
（例えば２０００〜３０００人のオーダ）イオン打込み
エネルギーを制御する。これらの数値は個々の用途に応
じて調整できる。Ｎ−打込領域（１８）の形成後、フォ
トレジスト層を除去する。

次にの工程では、まず、第２のフォトリソグラフィ・マ
スク工程を行なう、即ち、Ｎ−打込領域（１８）の中央
を挟んで離隔し、且つＮ−打込領域（１８）の外周に重
なった一対の開口（２２）を有するフォトレジストマス
ク（２０）を設ける０次に第２の打込工程で、Ｎ−打込
領域（１８）の約２倍の深さまで且つＮ＋（例えば２Ｘ
１０”）平均ドーパント濃度になるまでシリコンイオン
の打込を行い、ソース及びドレイン打込領域（２４）　
、　　（２６）を形成する。その後、フォトレジストマ
スク（２０）を除去する。

次に、第２図ではまず第３フオトリソグラフイ・マスク
工程を行なう、この工程では、一対の開口（３２）を有
するフォトレジスト層（３０）を形成する。開口（３２
）は、第１図の開口（２２）と同様にチャンネル領域（
１８）の中央を挟んで配置されるが、開口（２２）より
小さく且つより近接して設けられ、その一部が第１Ｎ十
打込領域（２４）　。

（２６）を内側部分に重卒る。開口（３２）の間隔はで
きるだけ近接させることが望ましい、］ｌ！在のフォト
リソグラフィ技術では、フォトレジストブリッジ（３０
ａ）の幅（３３）は確実に１μ曙程度になし得る。例え
ば、この例では幅（３３）をｌ＃謡と想定するが、本発
明の原理はフォトリソグラフィ技術の進歩に伴って、−
ｍ小さい幅に対応し得る。

そこで、第３の打込工程を行なう。即ら、開口（３２）
を通してシリコンイオンの打込を行ない、自己整合ソー
ス側・ドレイン側打込領域（３４）　。

（３６）を形成する。この領域（３４）　、　　（３６
）へのイオン打込の濃度は、第１図のＮ十打込工程より
もわずかに低く　（例えばＩ　Ｘ　１０”）　、その深
さは第１図のＮ−打込領域とＮ十打込領域の中間である
。

このようにして、平均打込濃度の加算により階段状のド
ーピングパターンが得られる。ドーパント濃度は、中央
マスク部分（３０ａ）のドの自己整合打込領域（３４）
　、　　（３６）間のギャップ（３８）におけるチャン
ネル領域で最低になる。、濃度の高いのは自己整合打込
領域（３４）　、　　（３６）であるが、その中でも打
込領域（１８）　、　　（２４）　、　　（３４）及び
（１８）　、　　（３Ｂ）　、　　（２６）が夫々型な
る領域（３７）。

（３９）が鰻も高く、ここからギャップ（３８）へ向か
う内方へ、及び基板（１勃下方へと減少していく。

引き続きマスク（３０）を利用して、ｆＡ２絶縁層、即
ち、今度は酸化ジルコニウム（ＺｒＯ）の薄い（例えば
２００人）層（４０）　、　　（４０ａ　）　、　　（
４０ｂ　）を、開口（３２）を通して第１絶縁！（１４
）よ及びフォトレジスト層（３０）の上（これは重要で
はない）に被着する。被着片（４０ａ　）　、　　（４
０ｂ　）はこのようにギャップ（３８）の両側に形成さ
れ、打込領域（３４）　、　　（３６）の縁に正確に自
己整合して打込領域（３４）　、　　（３６）を被覆す
る。その後、フォトレジスト（３０）を除去する。この
ときフォトレジスト（３０）上の酸化ジルコニウム層（
４０）も排除されるが、窒化シリコンの第１絶縁層（１
４）上の酸化ジルコニウム被着片（４０ａ　）　、　　
（４０ｂ　）は残る。

次に、第３図の晶他では、まずゲートオフセットのため
の第４フオトリソグラフイ・マスク工程によりゲート能
動領域上に１（ＩＭの開口（４１）を有するフォトレジ
スト層（３９）を設ける。開口（４１）は、開口（３２
）と同じ大きさく例えば１μｌＩ＋）であるが、ギャッ
プ（３日）の一部（例えば半分）及び隣接するドレイン
側被着片（４０ｂ）の一部にまたがるようにギャップ（
３８）の中心に向かってずれている。このオフセットの
位置決めは容易に０．２〜０．３μ傷程度の精度で行な
える。そこで、第２の酸化ジルコニウムＩ＠　（４２）
　、　　（４２ａ　）を被着する。

次に、ｔＩＳ４図に進み、フォトレジス）　（３９）を
除去する。このとき、フットレジスト（３９）上に被着
されている酸化ジルコニウムも共に除去される。よって
、ＺｒＯ被着片およびギャップ（３８）内の５ｔ３８＋
Ｊｉｉの表面が露出される。このギャップ（３８）内の
露出表面は、被着片（４０ａ　）　、　　（４２ａ　）
の内縁間の幅（４３）　　（元のギャップ（３３）の略
半分）に狭められ、ドレイン打込領域（３６）の内側境
界から離間する。

次に、イオン打込領域を活性化するため炉アニーリング
を行なう、アニーリングに続いて、まず第５のフォトリ
ングラフィ・マスク工程（図示せず）を行なった後、プ
ラズマエツチング処理を行ない、ゲートのソース及びド
レイン領域上の窒化シリコン層（１４）にオーミックコ
ンタクト用開口を設ける。次に、この開口を通してオー
ミック金属（Ａｕ−Ｇｅ−Ｎｋ）を被着してソース及び
ドレインオーミックコンタクト（４４）　、　　（４６
）を形成する。

その後、オーミック金属被着用フォトレジストマスクを
除去する。更に、オーミック金属をＧａ＾３と合金化さ
せる。

その後、ゲート領域の全表面に窒化シリコンの第２層（
４Ｂ）　　（第５図）を被着する。そこで第６フオトリ
ソグラフイ・マスク工程を行ない、ギャップ（３８）に
略中心に合わせた、ギャップ（・３８）より幾分幅の広
の開口（５２）を有するフォトレジストマスク（５０）
を全チャンネル領域上に形成する。次に、開口（５２）
を通して窒化シリコン層（１４）　、　　（４８）をプ
ラズマエツチングする。薄い酸化ジルコニウムの被着片
（４０ａ　）　、　　（４０ｂ　）はプラズマエツチン
グを拒絶するから、物質が除去されるのは、被着片（４
０ａ　）　、　　（４０ｂ　）及び打込領域（３４）　
、　　（３６）の内側の縁に整合された狭いチャンネル
の基板表面までの部分である。

次に、フォトレジスト層（５０）を残したまま、ウェハ
を液体化学エツチングして、基板（ｌＯ）にゲート凹部
、即ちチャンネル（５４）を形成する。

このエツチングに通したエッチャントは、希釈水酸化ア
ンモニウム及び過酸化水素の混合水溶液であり、これに
よってガリウム砒素の基板はエツチングされるが、窒化
シリコン及び酸化ジルコニウムの絶縁層はエツチングさ
れない、オーミックコンタクト（ソース及びドレイン）
間に仮のバイアス（例えば２．５Ｖ　）をかけたとき流
れる電流を監視することにより、所望のピンチオフ電圧
が得られるエツチングの停止点、即ちエツチングされる
チャンネル（５４）の深さを決める。

更に、第６図を参照するに、マスク（５０）の開口（５
２）を通してゲート金属（Ｔｉ−Ｐｕ−八Ｕ）を被着す
る。生成してゲート金属（５６）は凹部（５４）内下方
、に伸びて、ギャップ°（３８）内のＮ−ドープ領域（
１８）に接する。基板表面（１２）でのゲートコンタク
ト（５６）の長さく４３）は、第２及び第３図の被着工
程で設けた酸化ジルコニウム被着片（４０ａ　）　、　
　（４０ａ　）の内縁の間隔によっζ決まり、エツチン
グ工程には無関係である。このことに対応して、ゲート
コンタクト（５６）のソース側縁は、第２図の工程で形
成した自己整合打込領域の内縁と、基板表面（１２）に
おいて正確に整合する。ゲートコンタクト　（５６）の
ドレイン側縁は、ドレイン打込領域（３６）から、かな
りの距ｔｉｌｌ（例えば０．５μｎ＋）Ｍれる。

ゲートコンタクト（５６）は、基板表面（１２）の凹部
によって定まる台形状である。即ち、ゲートコンタク）
　（５６）の対向する側部（５８）は、基板（１０）の
深さ方向に進むにつれて打込領域（３４）　。

（３６）の内縁から遠ざかり、内方に（ｌＪｊ斜してい
る。

ゲート凹部の形状は、最初の工程で結晶面を選択し、ｔ
Ａ１図の工程でゲート方向を決めたときに決まる。

酸化ジルコニウム被着片（４０ａ　）　、　　（４０ｂ
　）より上部のゲート金属（５６）の長さは、第５図の
工程でのフォトレジスト （５３）によって決まる。この寸法（５３）をゲートコ
ンタクト長（３３）より大きくすることによって、マス
クのウェハに対する位置ずれの許容誤差を大きくするこ
とができる。寸法（５３）をゲートコンタクト＋ｊｔ（
３３）より大きくすることは、能動打込領域（１８）に
接するゲート長を可能な限り小さくしたまま、人力ゲー
ト抵抗Ｒｉｎを減少させることにもなる。ゲートコンタ
クト長（４３）は、フォトリソグラフィ技術の限界より
容易に小さくすることができる。なぜならば、この寸法
は、フォトレジストの分解能で決まるのではなく、順次
のＺｒＯ被着の際に、フォトレジストを自己整合打込領
域に整合させることによって決められ、且つゲートコン
タクト寸法及び縁形状はＺｒＯ被着片によるエツチング
工程の間、維持されるからである。したかって、自己整
合打込領域の間隔をゲート金属（５６）の最大長より近
接させることができると共に、ガリウム砒素基板（ｌＯ
）に接するゲートコンタク）（５Ｂ）の長さは自己整合
打込領域の間隔より小さくできる。上述の工程によれば
、ゲート金属被着前に中間マスク工程を必要とすること
なく、デバイス闇値、即ちピンチオフ電圧を特定値に設
定できるようにゲート凹部を有するゲートを製造するこ
とができる。

第７図を参照するに、ゲート金属被着後、ゲート金属フ
ォトレジスト層（５０）を除去する０次に、第３の窒化
シリコン層（６０）を約１０００人の厚さまで被着する
。そこで、まず第７フオトリソグラフイ・マスク工程を
行った後、このフォトレジスト開口を通して窒化シリコ
ンをプラズマエツチングし、フォトレジスト及びと窒化
シリコンの開口を通して相互接続金属（Ｔｉ−Ｐｄ−＾
Ｕ）の第１層を被着することにより夫々シリコンオーミ
ックコンタクト（４４）　、　　（４６）との金属接続
部（６２）　、　　（６４）を形成する０次にフォトレ
ジストを除去した後、第４の窒化シリコン層（６６）を
、第７図のデバイス上に約１０００人の厚さまで被着す
る。

本発明にとって本質的でない従来の工程を更に続行し、
回路の他の部分（図示せず）からソースコンタクト（６
２）にエアブリッジ接続（７０）を行なって回路が完成
する。この工程では、エアブリッジ・フォトリソグラフ
ィ・マスク工程でエアブリッジ（６８）を形成した後、
フォトレジストの開口を通して窒化シリコンをプラズマ
エツチングし、ソースコンタクト（６２）を露出させ、
エアブリッジ金属（Ｔｉ　−Ａｕ−Ｔｉ）を被着する。

エアブリフジ回路パターンを定めるには第２のエアブリ
ッジ・フォトリソグラフィ・マスク工程を行なう。エア
ブリッジ金属は金メッキされ、その後、この金メッキの
パターンに従ってエアブリッジをエツチングする。

本発明による自己整合口ゲートエンハンスメントモード
ＧａＡｓ　　Ｆ　Ｅ　Ｔは上述の如くゲート長０．５μ
糟で製造され所期の動作を行なったが、デバイスパラメ
ータのデータは得ていない、ソース側にオフセットした
構造を持たないデバイスについて、従来の非整合凹ゲー
トエンハンスメメ毒−ドＧａ＾３ＦＢＴと比較試験した
。試験した両型のデバイスの幅は３００μ園、ゲート幅
は１．０μ謡である。測定は、Ｖｄｓバイアスを＋〇、
４Ｖ　、　Ｖ　ｇｓ−０，４Ｖとして行った。比較のた
めには通常、等しいピンチオフ電圧（Ｖｐ）を有するデ
バイスについて試験すべきである。その代わりに、この
試験では、各型について夫々２つのデバイスを測定し、
Ｖｐの変化による各種臨界パラメータの変化は、自己整
合型と非自己整合型の違いによるパラメータ変化よりも
小さいことを確認した。

ＤＣ，ＲＦパラメータの比較 自己整合型　標　準　型 パラメータ（単位）　　＃１　　＃２　　＃１　　＃２
Ｖｐ　　（ホ／Ｌ４）　　　、０９５　．１３　．０９
　．１１１ｄｓ　　　（ｍＡ）、　　　６．５　５．４
　３．０　３．３ｇ＋ｎ　　　（Ｉｍｓ）　　　３７．
８　３５，０　１６．９５２１．５３Ｐｔ　　　（ＧＨ
ｚ）　　　８．９５　８，６９　４，３９　５．３Ｖｄ
　　（、ｔ−ム）　　１５６　１９１　１３７　１４０
（ＨＩｌｒｄ　　（利得）　　　５．９　６．７　２．
３　３．Ｏｃｇｄ　　　（ｐＰ）　　　　２２４　　２
１２　　２１３　　２１５１？ｓ　　（オーム）　　　
４．０　４．５　１０，８　１０．０この比較データか
ら、自己整合製法によってＩｄｓ　＋Ｈ＋、Ｆｔ１．Ｒ
ｓが改善されることが判る。逆に、Ｎ＋ドレイン打込領
域とゲートのドレイン側とのわずかな間隔により若干の
Ｃｄｇが劣化していることも判る。２つの型のデバイス
について電流−電圧特性曲線を比較すると、本発明のデ
バイスの方がニー（にｎｅｅ）　′？！ｉ圧が低いこと
も判った。本発明のソース側オフセット構造のデバイス
は、これと同様の特性を示すと考えられるが、ゲート長
が短いので高速であり、且つ容ｆｉｉｃｇｄは減少して
いる筈である。

以上、本発明の好適実施例について説明したが、本発明
の要旨を逸脱することなく種々の変更を行ない得ること
は当業者には明らかであろう。

〔発明の効果〕

本発明のＦＥＴゲートの製法によれば、耐エツチング性
絶縁被着片（４０ａ　）　、　　（４２ａ　）の利用に
より、ゲート長を極めて小さくすることができるので高
速のＦＥＴが得られる。また、被着片（４２ａ）により
ゲートがソース側にオフセットされるので、ソース抵抗
Ｒｓ及びゲート・ドレイン容量Ｃａｏを共に小さくする
ことができる。

【図面の簡単な説明】

第１図乃至第７図は本発明のＦＥＴゲートの製法を説明
するための工程図である。

Claims (1)

1. 【特許請求の範囲】 第１の深さの能動領域を有する半絶縁性基板上に、互い
   に離間した一対の開口を有する第１マスク層を設け、 該第１マスク層を通してイオンを打込むことにより一対
   の自己整合打込領域を形成した後、第１耐エッチング性
   絶縁層を上記一対の自己整合打込領域上に形成し、 上記第１マスク層を除去した後、上記一対の自己整合打
   込領域の中間部から一方の上記自己整合打込領域にまた
   がる開口を有する第２マスク層を設け、 該第２マスク層を通して第２の耐エッチング性絶縁層を
   形成し、 上記第１及び第２耐エッチング性絶縁層の内縁に挟まれ
   た部分をエッチングして上記半絶縁性基板に上記第１の
   深さより浅い凹部を形成し、該凹部にゲートコンタクト
   を形成することを特徴とするＦＥＴゲートの製法。