JPS5852880A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS5852880A JPS5852880A JP56150693A JP15069381A JPS5852880A JP S5852880 A JPS5852880 A JP S5852880A JP 56150693 A JP56150693 A JP 56150693A JP 15069381 A JP15069381 A JP 15069381A JP S5852880 A JPS5852880 A JP S5852880A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- resist
- semiconductor substrate
- window
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体素子の製造方法に関し、詳しくはＭＥ
Ｓ ＦＥＴの製造方法に関するものである。
Ｓ ＦＥＴの製造方法に関するものである。
従来のＭＥＳ ＦＥＴの製造方法を第１図により説明す
る。まず、第１図囚に示すように、半絶縁性基［１１上
にエピタキシャル法あるいはイオン注入法によってｎ型
導電層１２を形成する。１次に、ホトリソによってレジ
ストマスクを形成してから、半導体基板（半絶縁性基板
１１とｎ型導電層１２からなる）に高濃度イオン注入を
行い、さらにアニールすることによって同第１図囚に示
すようにソース・ドレイン領域１３．１４を半導体奉板
に形成する。続いて、ホトリソによるレジストノ（ター
ンの形成、オーミック金属の蒸着、その不要部のリフト
オフを行って第１図５３）に示すようにソース・ドレイ
ン電極１５．１６をソース・ドレイン領域１３．１４上
に形成し、最徒に同様にホ） ＩＪソによるレジストパ
ターンの形成、ゲートＴｍの蒸着、その不要部のリフト
オフを行って同第１図の）に示すようにゲート電極１７
を半導体基板上の所定位置に形成する。
る。まず、第１図囚に示すように、半絶縁性基［１１上
にエピタキシャル法あるいはイオン注入法によってｎ型
導電層１２を形成する。１次に、ホトリソによってレジ
ストマスクを形成してから、半導体基板（半絶縁性基板
１１とｎ型導電層１２からなる）に高濃度イオン注入を
行い、さらにアニールすることによって同第１図囚に示
すようにソース・ドレイン領域１３．１４を半導体奉板
に形成する。続いて、ホトリソによるレジストノ（ター
ンの形成、オーミック金属の蒸着、その不要部のリフト
オフを行って第１図５３）に示すようにソース・ドレイ
ン電極１５．１６をソース・ドレイン領域１３．１４上
に形成し、最徒に同様にホ） ＩＪソによるレジストパ
ターンの形成、ゲートＴｍの蒸着、その不要部のリフト
オフを行って同第１図の）に示すようにゲート電極１７
を半導体基板上の所定位置に形成する。
ところで、ＭＥＳ ＦＥＴにおいては、ソースφゲート
またはゲート・ドレイン間距離が小さい程、またゲート
長が小さい程、高周波特性が大となる。
またはゲート・ドレイン間距離が小さい程、またゲート
長が小さい程、高周波特性が大となる。
しかるに、上記のような従来のホトリソ、マスク合わせ
法による製造方法では、マスク合わせ精度によってノー
スφゲート間あるいはゲート・ドレイ／間距離を小さく
することに限界があシ、高周波特性を向上させることに
限シがあった。また、上記従来の方法では精度を要する
マスク合ゎせを２度必要とし、特にゲート電極１７がマ
スクずれなどによってソース・ドレイン領域１３．１４
に接触するとゲート耐圧の劣化をもたらすので歩留シが
悪かった。
法による製造方法では、マスク合わせ精度によってノー
スφゲート間あるいはゲート・ドレイ／間距離を小さく
することに限界があシ、高周波特性を向上させることに
限シがあった。また、上記従来の方法では精度を要する
マスク合ゎせを２度必要とし、特にゲート電極１７がマ
スクずれなどによってソース・ドレイン領域１３．１４
に接触するとゲート耐圧の劣化をもたらすので歩留シが
悪かった。
この発明は上記の点に鑑みなされたもので、高周波特性
の向上したＭＥＳ ＦＥＴを歩留シよく製造することが
できる半導体素子の製造方法を提供することを目的とす
る。
の向上したＭＥＳ ＦＥＴを歩留シよく製造することが
できる半導体素子の製造方法を提供することを目的とす
る。
以下この発明の実施例を第２図を参照して説明する。
第２図囚において、２１は半絶縁性ＧａＡ−基板であり
、まず、その基板２１の表面上にエピタキシャル成長を
行ってｎ型の導＄７１２２を形成する次Ｋ、そのｎ型導
電層２２上にＣＶＤ法によって絶縁膜（たとえばシリコ
ン酸化膜）２３を形成し、続いてホトリソ、金属蒸着、
リフトオフによって金属（たとえば白金）パターン２４
を絶縁膜２３上に形成する。
、まず、その基板２１の表面上にエピタキシャル成長を
行ってｎ型の導＄７１２２を形成する次Ｋ、そのｎ型導
電層２２上にＣＶＤ法によって絶縁膜（たとえばシリコ
ン酸化膜）２３を形成し、続いてホトリソ、金属蒸着、
リフトオフによって金属（たとえば白金）パターン２４
を絶縁膜２３上に形成する。
次に、金属パターン２４をマスクとして絶縁膜２３のプ
フズマエッチングを行い、第２図中）に示すようにソー
ス・ドレインの窓（第１．第２窓）２５．２６を絶縁膜
２３に形成する。この時、若干のオーバーエツチングを
行うととＫより、金属パターン２４のオーバーハング部
（ひさし）を形成する。
フズマエッチングを行い、第２図中）に示すようにソー
ス・ドレインの窓（第１．第２窓）２５．２６を絶縁膜
２３に形成する。この時、若干のオーバーエツチングを
行うととＫより、金属パターン２４のオーバーハング部
（ひさし）を形成する。
続いて、金属パターン２４をマスクとしてｎ型導電性不
純物（たとえばＳｉ＋）の高濃度イオン注入を半導体基
板（半絶縁性ＧａＡａ基板２１とｎ型導電層２２からな
る）に対して行い、さらに７００〜９００°Ｃ程＆のア
ニールを行ってソース・ドレイン領域（第１、第２の導
電領域）２７．２８を第２図（Ｃ）に示すように半導体
基板に形成する。
純物（たとえばＳｉ＋）の高濃度イオン注入を半導体基
板（半絶縁性ＧａＡａ基板２１とｎ型導電層２２からな
る）に対して行い、さらに７００〜９００°Ｃ程＆のア
ニールを行ってソース・ドレイン領域（第１、第２の導
電領域）２７．２８を第２図（Ｃ）に示すように半導体
基板に形成する。
次に、金属パターン２４上を含む半導体基板上の全面に
第２図（至）に示すようにポジ型ホトレジスト２９のコ
ーティングを行う。この時金属パターン２４の幅が高々
２μ程度であるので、金属パターン２４上のレジスト２
９の厚みは、半導体上のレジスト２９に較べて半分以下
程度にすることができる。次に、レジスト２９の全面露
光を行う。
第２図（至）に示すようにポジ型ホトレジスト２９のコ
ーティングを行う。この時金属パターン２４の幅が高々
２μ程度であるので、金属パターン２４上のレジスト２
９の厚みは、半導体上のレジスト２９に較べて半分以下
程度にすることができる。次に、レジスト２９の全面露
光を行う。
この時、光が金属（金属パターン２４）で反射されるた
め、金属パターン２４上のレジスト２９の露光効率はそ
の他に比較して倍以上にできる。したがって、前記全面
露光を行うと、厚さが薄いとと、および露光効率が高い
ことによル、金属パターン２４上のレジスト２９（特に
斜線部３０で示す）のみを充分に露光することができる
。よって、続いて現像を行うと、図示しないが金属パタ
ーン２４上のレジスト２９（斜線部３０）を完全に除去
して金属パターン２４を露出させることができる その後、残されたレジスト２９をマスクとして金属パタ
ーン２４および絶縁膜２３をエツチング除去することに
より、第２図■に示すようにゲートの窓（第３窓）３１
を形成し、その部分の半導体基板表面を貢出させる。
め、金属パターン２４上のレジスト２９の露光効率はそ
の他に比較して倍以上にできる。したがって、前記全面
露光を行うと、厚さが薄いとと、および露光効率が高い
ことによル、金属パターン２４上のレジスト２９（特に
斜線部３０で示す）のみを充分に露光することができる
。よって、続いて現像を行うと、図示しないが金属パタ
ーン２４上のレジスト２９（斜線部３０）を完全に除去
して金属パターン２４を露出させることができる その後、残されたレジスト２９をマスクとして金属パタ
ーン２４および絶縁膜２３をエツチング除去することに
より、第２図■に示すようにゲートの窓（第３窓）３１
を形成し、その部分の半導体基板表面を貢出させる。
次に、ゲートの窓３１およびレジスト２９上にゲート金
属の蒸着を行ってから、レジスト２９によって不要部の
ゲート金属のリフトオフを行うことによシ、ソース−ド
レイン領域２７．２８と整合したゲート電極３２を第２
図（ト）に示すように半導体基板上に形成する。
属の蒸着を行ってから、レジスト２９によって不要部の
ゲート金属のリフトオフを行うことによシ、ソース−ド
レイン領域２７．２８と整合したゲート電極３２を第２
図（ト）に示すように半導体基板上に形成する。
最後に、ホトリソ、オーミック金属の蒸着、オーミック
金属のリフトオフを行って、同じく第２図■に示すよう
にソース・ドレイン電極３３．３４をソースΦドレイン
領域２７．２８上に形成する。
金属のリフトオフを行って、同じく第２図■に示すよう
にソース・ドレイン電極３３．３４をソースΦドレイン
領域２７．２８上に形成する。
以上説明したように、実施例では、イオン注入の方向性
および、第２図０に示すように微細な凸部上のレジスト
は凹部に較べて薄くズき、かつ金属上のレジストは露光
効率が高いなどを利用して、ソース・ドレイン領域２７
．２８とゲート電極３２をセルファラインで形成できる
。このため、Ｎ度を要するマスク合わせが不要となって
、工程が確実、容易になり、歩留シが向上する。
および、第２図０に示すように微細な凸部上のレジスト
は凹部に較べて薄くズき、かつ金属上のレジストは露光
効率が高いなどを利用して、ソース・ドレイン領域２７
．２８とゲート電極３２をセルファラインで形成できる
。このため、Ｎ度を要するマスク合わせが不要となって
、工程が確実、容易になり、歩留シが向上する。
ｔｉ、ソース・ゲート間隔、ゲート・ドレイン間隔は第
２図０３）工程において絶縁膜２３０オーバーエツチン
グ量で決定されるため、このエツチング量を制御するこ
とによシサプミクロン領域まで小さくすることができる
。したがって、直列抵抗が低減され、高周波特性を向上
させることができる。
２図０３）工程において絶縁膜２３０オーバーエツチン
グ量で決定されるため、このエツチング量を制御するこ
とによシサプミクロン領域まで小さくすることができる
。したがって、直列抵抗が低減され、高周波特性を向上
させることができる。
また、第２図（Ｑ工程において、イオン注入のマスクと
して、マスク性能が高い金属を用いているため、特にマ
スクを厚くする必要がなく（数千芙以下でよい）、また
この金属は耐熱性の絶縁膜で半導体基板とは分離されて
いるため、イオン注入後のアニール温度に特に制限はな
い。なお、このアニールは省略することもできる。
して、マスク性能が高い金属を用いているため、特にマ
スクを厚くする必要がなく（数千芙以下でよい）、また
この金属は耐熱性の絶縁膜で半導体基板とは分離されて
いるため、イオン注入後のアニール温度に特に制限はな
い。なお、このアニールは省略することもできる。
以上実施例で詳述したように、この発明の半導体素子の
製造方法においては、イオン注入の方向性および、微細
な凸部上のレジストは凹部に較べて薄くでき、かつ金属
上のレジストは露光効率が高いなどを利用して、第１、
第２の導電領域と電極とをセルファラインで形成できる
ようにしだので、またイオン注入時の金属マスクとその
下の絶縁膜の関係で電極と第１、第２の導電領域間の間
隔をサブミクロン領域まで小さくすることができるよう
Ｋしたので、高周波特性の向上したＭＥＳＦＥＴを歩留
りよく製造することができる。
製造方法においては、イオン注入の方向性および、微細
な凸部上のレジストは凹部に較べて薄くでき、かつ金属
上のレジストは露光効率が高いなどを利用して、第１、
第２の導電領域と電極とをセルファラインで形成できる
ようにしだので、またイオン注入時の金属マスクとその
下の絶縁膜の関係で電極と第１、第２の導電領域間の間
隔をサブミクロン領域まで小さくすることができるよう
Ｋしたので、高周波特性の向上したＭＥＳＦＥＴを歩留
りよく製造することができる。
第１図は従来のＭＥＳ ＦＥＴの製造方法を説明するた
めの断面図、第２図はこの発明の半導体素子の製造方法
の実施例を説明するための断面図である。 ２１・・・半絶縁性ＧａＡｓ基板、２２・・・ｎ型導電
層、２３・・・絶縁膜、２４・・・金属パターン、２５
、２６・・・ソース・ドレインの窓、２７．２８・・
・ソース・ドレイン領域、２９・・・ポジ型ホトレジス
ト、３１・・・ゲートの窓、３２・・・ゲート電極、３
３．３４・・・ソース・ドレイン電極。 牙 １ 図 第２図
めの断面図、第２図はこの発明の半導体素子の製造方法
の実施例を説明するための断面図である。 ２１・・・半絶縁性ＧａＡｓ基板、２２・・・ｎ型導電
層、２３・・・絶縁膜、２４・・・金属パターン、２５
、２６・・・ソース・ドレインの窓、２７．２８・・
・ソース・ドレイン領域、２９・・・ポジ型ホトレジス
ト、３１・・・ゲートの窓、３２・・・ゲート電極、３
３．３４・・・ソース・ドレイン電極。 牙 １ 図 第２図
Claims (1)
- 第１窓および１８２窓を有する絶縁膜と、その絶縁膜上
に位置するひさしを有する金属を半導体基板上に形成す
る工程と、前記金属をマスクとして半導体基板に対する
イオン注入を行い、さらにアニールを行いまたは行わず
して、前記第１窓および第２窓内の半導体基板中に各々
第１．第２の導電領域を形成する工程と、前記半導体基
板上の全面にレジストを塗布してから全面露光、現俸を
行って、前記金属上のレジストのみを除去する工程と、
前記金属および絶縁膜を除去して第３窓を形成し半導体
基板表面を露出させる工程と、前記第３窓および前記レ
ジスト上に金属の蒸着を行った後、その金にの不要部を
前記レジストによってリフトオフする工程とを具備して
なる半導体素子の製造方法、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150693A JPS5852880A (ja) | 1981-09-25 | 1981-09-25 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150693A JPS5852880A (ja) | 1981-09-25 | 1981-09-25 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5852880A true JPS5852880A (ja) | 1983-03-29 |
| JPS6310905B2 JPS6310905B2 (ja) | 1988-03-10 |
Family
ID=15502375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150693A Granted JPS5852880A (ja) | 1981-09-25 | 1981-09-25 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852880A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923565A (ja) * | 1982-07-30 | 1984-02-07 | Hitachi Ltd | 半導体装置の製法 |
| JPS60253277A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06339402A (ja) * | 1993-05-31 | 1994-12-13 | Isao Yoshida | 履物用中敷 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396671A (en) * | 1977-02-03 | 1978-08-24 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1981
- 1981-09-25 JP JP56150693A patent/JPS5852880A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396671A (en) * | 1977-02-03 | 1978-08-24 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923565A (ja) * | 1982-07-30 | 1984-02-07 | Hitachi Ltd | 半導体装置の製法 |
| JPS60253277A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310905B2 (ja) | 1988-03-10 |
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