JPH0325970A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPH0325970A JPH0325970A JP1161681A JP16168189A JPH0325970A JP H0325970 A JPH0325970 A JP H0325970A JP 1161681 A JP1161681 A JP 1161681A JP 16168189 A JP16168189 A JP 16168189A JP H0325970 A JPH0325970 A JP H0325970A
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- shield
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高耐圧トランジスタと、これを駆動するための
低耐圧トランジスタを同一半導体基板に形或してなる半
導体装置に関する。
低耐圧トランジスタを同一半導体基板に形或してなる半
導体装置に関する。
従来のこの種の半導体装置では、高耐圧トランジスタに
高電圧が印加されるため、回路パターン上の一部に電荷
が集積することによる回路の誤動作を防止する目的で、
回路全面にシールドのための金属膜を被着し、この金属
膜を接地電位にせっそぐする構戒がとられている。
高電圧が印加されるため、回路パターン上の一部に電荷
が集積することによる回路の誤動作を防止する目的で、
回路全面にシールドのための金属膜を被着し、この金属
膜を接地電位にせっそぐする構戒がとられている。
例えば、第３図にその一例を示す。図において、１はＰ
型半導体基板、２はＮ型埋込層、３Ａ及び３ＢはＮ型エ
ピタキシャル層、４はこのＮ型エピタキシャル層３Ａ．
３Ｂを分離するＰ型分離層である．また、これらＮ型エ
ピタキシャルｉ！３Ａ，３Ｂの表面に素子分離用のフィ
ールド酸化膜５を形威している。
型半導体基板、２はＮ型埋込層、３Ａ及び３ＢはＮ型エ
ピタキシャル層、４はこのＮ型エピタキシャル層３Ａ．
３Ｂを分離するＰ型分離層である．また、これらＮ型エ
ピタキシャルｉ！３Ａ，３Ｂの表面に素子分離用のフィ
ールド酸化膜５を形威している。
そして、分離された一方のＮ．型エビタキシャル層３Ａ
に高濃度Ｐ型拡散層８，高濃度Ｎ型拡散層９を形威し、
かつゲート酸化膜６及びゲート電極７を形威して高耐圧
ＰチャネルＭＯＳ｝ランジスタを構成している。
に高濃度Ｐ型拡散層８，高濃度Ｎ型拡散層９を形威し、
かつゲート酸化膜６及びゲート電極７を形威して高耐圧
ＰチャネルＭＯＳ｝ランジスタを構成している。
また、他のＮ型エビタキシャルＪｉｆ３ＢにはＰウェル
１０を形戒するとともに、高耐圧トランジスタと同時に
形戒した高濃度Ｐ型拡散層８．高濃度Ｎ型拡敗層９，ゲ
ート酸化膜６及びゲート電極７で低耐圧のＰチャネルＭ
ＯＳ｝ランジスタ、ＮチャネルＭＯＳトランジスタを形
成し、低耐圧ロジック部を構威している。
１０を形戒するとともに、高耐圧トランジスタと同時に
形戒した高濃度Ｐ型拡散層８．高濃度Ｎ型拡敗層９，ゲ
ート酸化膜６及びゲート電極７で低耐圧のＰチャネルＭ
ＯＳ｝ランジスタ、ＮチャネルＭＯＳトランジスタを形
成し、低耐圧ロジック部を構威している。
そして、全面に第ＩＰＳＧ（リン珪酸ガラス）膜１１を
被着し、コンタクトホールを開設して各ＭＯＳＩ−ラン
ジスタのソース・ドレイン領域にアルミニウム配線ｌ２
を接続する。また、この上に第２ＰＳＣ．膜ｌ３を形或
し、全面にシールドアルミニウム膜ｌ４を形成し、これ
を接地電位（Ｖ，）に接続する。その上にシリコン窒化
膜１５からなる保護膜を形威している。
被着し、コンタクトホールを開設して各ＭＯＳＩ−ラン
ジスタのソース・ドレイン領域にアルミニウム配線ｌ２
を接続する。また、この上に第２ＰＳＣ．膜ｌ３を形或
し、全面にシールドアルミニウム膜ｌ４を形成し、これ
を接地電位（Ｖ，）に接続する。その上にシリコン窒化
膜１５からなる保護膜を形威している。
上述した従来の半導体装置では、ロジック部を構或する
低耐圧トランジスタ部のＮ型エピタキシャルＩＪ３Ｂの
電位はロジックの電源電圧（４〜６Ｖ）であるのに対し
、高耐圧トランジスタ部のＮ型エピタキシャル層３Ａは
高圧電源電圧（２００〜３００Ｖ）となっているが、そ
の上部のシールドアルミニウム膜１４は接地電位となっ
ている。このため、高耐圧トランジスタ部では、Ｎ型エ
ピタキシャル層３Ａとシールドアル逅ニウム膜１４との
間に高電界が印加された状態となり、この電界によって
フィールド酸化膜５の下側のＮ型エピタキシャル層３Ａ
が反転され、この反転層によって高耐圧トランジスタの
耐圧が低下されるという問題が生じている． 本発明はこのようなフィールド酸化膜下側におけるエビ
タキシャル層の反転を防止して、高耐圧トランジスタ部
の耐圧の低下を防止した半導体装置を提供することを目
的とする。
低耐圧トランジスタ部のＮ型エピタキシャルＩＪ３Ｂの
電位はロジックの電源電圧（４〜６Ｖ）であるのに対し
、高耐圧トランジスタ部のＮ型エピタキシャル層３Ａは
高圧電源電圧（２００〜３００Ｖ）となっているが、そ
の上部のシールドアルミニウム膜１４は接地電位となっ
ている。このため、高耐圧トランジスタ部では、Ｎ型エ
ピタキシャル層３Ａとシールドアル逅ニウム膜１４との
間に高電界が印加された状態となり、この電界によって
フィールド酸化膜５の下側のＮ型エピタキシャル層３Ａ
が反転され、この反転層によって高耐圧トランジスタの
耐圧が低下されるという問題が生じている． 本発明はこのようなフィールド酸化膜下側におけるエビ
タキシャル層の反転を防止して、高耐圧トランジスタ部
の耐圧の低下を防止した半導体装置を提供することを目
的とする。
本発明の半導体装置は、高耐圧トランジスタと低耐圧ト
ランジスタの境界領域における素子分離絶縁膜上にそれ
ぞれ独立したシールド金属膜を配設し、前記高耐圧トラ
ンジスタのシールド金Ｒ膜を前記半導体基板と同じ電位
に設定している。
ランジスタの境界領域における素子分離絶縁膜上にそれ
ぞれ独立したシールド金属膜を配設し、前記高耐圧トラ
ンジスタのシールド金Ｒ膜を前記半導体基板と同じ電位
に設定している。
この構或では、高耐圧トランジスタでは、シールド金属
膜と半導体基板との間の電界を低減し、基板における反
転を防止して耐圧の低下を防止する． 〔実施例〕 次に、本発明を図面を参照して説明する。
膜と半導体基板との間の電界を低減し、基板における反
転を防止して耐圧の低下を防止する． 〔実施例〕 次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の縦断面図である。
図において、１はＰ型半導体基板、２はＮ型埋込層、３
Ａ，３ＢはＮ型エピタキシャル層、４はこのＮ型エビタ
キシャル層３Ａ，３Ｂを分離するＰ型分離層、５は前記
Ｎ型エピタキシャル層３Ａ，３Ｂの表面に形威した素子
分離用のフィールド酸化膜５である。
Ａ，３ＢはＮ型エピタキシャル層、４はこのＮ型エビタ
キシャル層３Ａ，３Ｂを分離するＰ型分離層、５は前記
Ｎ型エピタキシャル層３Ａ，３Ｂの表面に形威した素子
分離用のフィールド酸化膜５である。
また、一方のＮ型エビタキシャル層３Ａには、高濃度Ｐ
型拡散層８，高濃度Ｎ型拡散層９を形威し、かつゲート
酸化膜６及びゲート電極７を形或して高耐圧Ｐチャネル
ＭＯＳトランジスタを構威している。
型拡散層８，高濃度Ｎ型拡散層９を形威し、かつゲート
酸化膜６及びゲート電極７を形或して高耐圧Ｐチャネル
ＭＯＳトランジスタを構威している。
また、他のＮ型エピタキシャル層３Ｂには、Ｐウェル１
０を形或するとともに、高耐圧トランジスタと同時に形
威した高濃度Ｐ型拡散層８，高濃度Ｎ型拡敗層９，ゲー
ト酸化膜６及びゲート電極７で低耐圧のＰチャネルＭＯ
ＳＩ−ランジスタ、ＮチャネルＭＯＳＩ−ランジスタを
形成し、低耐圧ロジック部を構威している。
０を形或するとともに、高耐圧トランジスタと同時に形
威した高濃度Ｐ型拡散層８，高濃度Ｎ型拡敗層９，ゲー
ト酸化膜６及びゲート電極７で低耐圧のＰチャネルＭＯ
ＳＩ−ランジスタ、ＮチャネルＭＯＳＩ−ランジスタを
形成し、低耐圧ロジック部を構威している。
更に、全面に第ＩＰＳＧ（リン珪酸ガラス）膜１１を被
着し、コンタクトホールを開設して各ＭＯＳトランジス
タのソース・ドレイン領域にアルξニウム配１ａ１２を
接続する。また、この上に第２ＰＳＧＩＩ！１３を形戒
している。
着し、コンタクトホールを開設して各ＭＯＳトランジス
タのソース・ドレイン領域にアルξニウム配１ａ１２を
接続する。また、この上に第２ＰＳＧＩＩ！１３を形戒
している。
この第２ＰＳＧ膜１３上の前記高耐圧トランジスタ部と
低耐圧トランジスタ部の上には、それぞれ独立したシー
ルドアル果ニウム膜１４Ａ，１４Ｂを形威している。そ
して、高耐圧トランジスタ部上のシールドアル果ニウム
膜１４Ａには高圧電源■．を接続し、低耐圧トランジス
タ部上のシールドアルミニウム膜１４Ｂには接地電位Ｖ
。を接続している． なお、シールドアルミニウム膜１４Ａ，１４Ｂ上には、
シリコン窒化膜からなる保護１１１１５を形威している
。
低耐圧トランジスタ部の上には、それぞれ独立したシー
ルドアル果ニウム膜１４Ａ，１４Ｂを形威している。そ
して、高耐圧トランジスタ部上のシールドアル果ニウム
膜１４Ａには高圧電源■．を接続し、低耐圧トランジス
タ部上のシールドアルミニウム膜１４Ｂには接地電位Ｖ
。を接続している． なお、シールドアルミニウム膜１４Ａ，１４Ｂ上には、
シリコン窒化膜からなる保護１１１１５を形威している
。
この構戊嘔よれば、高耐圧トランジスタ部では、シール
ドアルミニウム膜１４Ａには高電圧が印加されているた
め、Ｎ型エピタキシャルＪＷ３Ａが高電位にされている
場合でも、両者間に高電界が生じることはない。したが
って、Ｎ型エビタキシャル層３Ａ、特にフィールド酸化
膜５の下側に反転層が形威されることはなく、高耐圧ト
ランジスタの耐圧低下が防止される． なお、高耐圧トランジスタ部のシールドアルξニウム膜
１４Ａを高電位に保持した場合でも、回路パターンの一
部に電荷が集積することにより生じる回路の誤動作を防
止得ることは言うまでもない。
ドアルミニウム膜１４Ａには高電圧が印加されているた
め、Ｎ型エピタキシャルＪＷ３Ａが高電位にされている
場合でも、両者間に高電界が生じることはない。したが
って、Ｎ型エビタキシャル層３Ａ、特にフィールド酸化
膜５の下側に反転層が形威されることはなく、高耐圧ト
ランジスタの耐圧低下が防止される． なお、高耐圧トランジスタ部のシールドアルξニウム膜
１４Ａを高電位に保持した場合でも、回路パターンの一
部に電荷が集積することにより生じる回路の誤動作を防
止得ることは言うまでもない。
第２図は本発明の第２実施例の縦断面図であり、第１図
と同一部分には同一符号を付してある。
と同一部分には同一符号を付してある。
この実施例では、高耐圧トランジスタ部と低耐圧トラン
ジスタ部の境界領域におけるフィールド酸化膜５の上に
のみ、それぞれ独立したシールドアルミニウム膜１４Ａ
’，１４Ｂ’を形戒している。そして、高耐圧トランジ
スタ部のシールドアルミニウム膜１４Ａ′を高電位に保
持し、低耐圧トランジスタ部のシールドアルミニウム膜
１４Ｂ′を接地電位に保持している。
ジスタ部の境界領域におけるフィールド酸化膜５の上に
のみ、それぞれ独立したシールドアルミニウム膜１４Ａ
’，１４Ｂ’を形戒している。そして、高耐圧トランジ
スタ部のシールドアルミニウム膜１４Ａ′を高電位に保
持し、低耐圧トランジスタ部のシールドアルミニウム膜
１４Ｂ′を接地電位に保持している。
この構或によっても、回路の誤動作を防止するとともに
、高耐圧トランジスタ部のフィールド酸化膜５の下側の
Ｎ型エビタキシャル層３Ａの反転を防止し、耐圧を改善
することは勿論である。
、高耐圧トランジスタ部のフィールド酸化膜５の下側の
Ｎ型エビタキシャル層３Ａの反転を防止し、耐圧を改善
することは勿論である。
また、この実施例ではフィールド酸化膜５以外はシール
ドアルミニウムｌｌ１４Ａ’，１４Ｂ’で被覆されない
ため、素子の故障解析を行うことができる利点がある。
ドアルミニウムｌｌ１４Ａ’，１４Ｂ’で被覆されない
ため、素子の故障解析を行うことができる利点がある。
以上説明したように本発明は、高耐圧トランジスタと低
耐圧トランジスタの境界領域における素子分離絶縁膜上
にそれぞれ独立したシールド金属膜を配設し、かつ高耐
圧トランジスタのシールド金属膜を半導体基板と同じ電
位に設定しているので、高耐圧トランジスタにおけるシ
ールド金属膜と半導体基板との間の電界を低減し、基板
における反転を防止し、高耐圧トランジスタの耐圧を向
上することができる効果がある。
耐圧トランジスタの境界領域における素子分離絶縁膜上
にそれぞれ独立したシールド金属膜を配設し、かつ高耐
圧トランジスタのシールド金属膜を半導体基板と同じ電
位に設定しているので、高耐圧トランジスタにおけるシ
ールド金属膜と半導体基板との間の電界を低減し、基板
における反転を防止し、高耐圧トランジスタの耐圧を向
上することができる効果がある。
第１図は本発明の第１実施例の縦断面図、第２図は本発
明の第２実施例の縦断面図、第３図は従来の高耐圧半導
体装置の一例の縦断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型埋込層、３Ａ，
３Ｂ・・・Ｎ型エピタキシャル層、４・・・Ｐ型分離層
、５・・・フィールド酸化膜、６・・・ゲート酸化膜、
７・・・ゲート電極、８・・・高濃度Ｐ型拡散層、９・
・・高濃度Ｎ型拡敗層、１０・・・Ｐウエル、１１・・
・第ｔｐＳＧ膜１２・・・アルミニウム配線、１３・・
・第２ＰＳＧ膜、１４Ａ，１４Ｂ，１４Ａ’，１４Ｂ’
・・・シールドアルミニウム膜。
明の第２実施例の縦断面図、第３図は従来の高耐圧半導
体装置の一例の縦断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型埋込層、３Ａ，
３Ｂ・・・Ｎ型エピタキシャル層、４・・・Ｐ型分離層
、５・・・フィールド酸化膜、６・・・ゲート酸化膜、
７・・・ゲート電極、８・・・高濃度Ｐ型拡散層、９・
・・高濃度Ｎ型拡敗層、１０・・・Ｐウエル、１１・・
・第ｔｐＳＧ膜１２・・・アルミニウム配線、１３・・
・第２ＰＳＧ膜、１４Ａ，１４Ｂ，１４Ａ’，１４Ｂ’
・・・シールドアルミニウム膜。
Claims (1)
- １、高耐圧トランジスタと低耐圧トランジスタとを同一
半導体基板に形成した半導体装置において、少なくとも
前記各トランジスタの境界領域における素子分離絶縁膜
上にそれぞれ独立したシールド金属膜を配設し、前記高
耐圧トランジスタのシールド金属膜を前記半導体基板と
同じ電位に設定したことを特徴とする高耐圧半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161681A JP2555889B2 (ja) | 1989-06-23 | 1989-06-23 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161681A JP2555889B2 (ja) | 1989-06-23 | 1989-06-23 | 高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0325970A true JPH0325970A (ja) | 1991-02-04 |
| JP2555889B2 JP2555889B2 (ja) | 1996-11-20 |
Family
ID=15739824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161681A Expired - Fee Related JP2555889B2 (ja) | 1989-06-23 | 1989-06-23 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555889B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109873A (ja) * | 2005-10-13 | 2007-04-26 | Seiko Epson Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940885A (ja) * | 1972-08-25 | 1974-04-17 | ||
| JPS50102280A (ja) * | 1974-01-09 | 1975-08-13 | ||
| JPS61168253A (ja) * | 1985-01-19 | 1986-07-29 | Sharp Corp | 高耐圧ｍｏｓ電界効果半導体装置 |
-
1989
- 1989-06-23 JP JP1161681A patent/JP2555889B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940885A (ja) * | 1972-08-25 | 1974-04-17 | ||
| JPS50102280A (ja) * | 1974-01-09 | 1975-08-13 | ||
| JPS61168253A (ja) * | 1985-01-19 | 1986-07-29 | Sharp Corp | 高耐圧ｍｏｓ電界効果半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109873A (ja) * | 2005-10-13 | 2007-04-26 | Seiko Epson Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2555889B2 (ja) | 1996-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |