JPH03260854A - 付属バスアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 付属バスにおけるアクセス制御方式に関し、メインバス
から付属バスに接続されているユニットのデータをリー
ドアクセスする時間を短縮することができ、従ってシス
テムの動作速度を向上することが可能な付属バスアクセ
ス制御方式を提供することを目的とし、 メインバスと付属バスとを接続するインタフェースユニ
ットにおいて、データを記憶する記憶部と、付属バスに
接続されているユニットに対してサイクリックにリード
アクセスを行って、リードデータを記憶部に記憶させる
アクセス制御部とを設け、メインバスに接続されている
ユニットからこの記憶部をリードアクセスすることによ
って付属バスに接続されているユニットのデータをメイ
ンバスに転送できるようにしたことによって構成される
。

〔産業上の利用分野〕

本発明は、付属バスにおけるアクセス制御方式に係り、
特にメインバスに接続されているユニットが付属バスに
接続されているユニットに対してリードアクセスを行う
ための、データ転送制御方式に関するものである。

例えばシステムバスのように、バスを介して多数の入出
力（Ｉｌｏ）ユニットが接続されるシステムにおいては
、接続システムの大規模化に伴ってメインバスに接続で
きるユニットの数に限度があるため、バスを複数化して
ユニットを接続することが必要になる。

そのため複数の付属バスを持ち、メインバスと付属バス
とをインタフェース（ｌ　Ｆ）ユニットを介して接続し
て、メインバスに接続されたユニット（例えばＣＰＵ）
と付属バスに接続されたユニット（Ｉ１０ユニット等）
との間でデータの転送制御を行う方式が用いられる。

このような、メインバスに接続されているユニットが、
ＩＦユニットを介して付属バスに接続されているユニッ
トに対してリードアクセスを行うシステムにおいては、
アクセス時間が短く、従ってシステムの高速化が可能で
あることが要望される。

〔従来の技術〕 第７図は従来の付属バスアクセス制御方式を示したもの
であって、１１はＣＰＵ、１２はメインバス、１３はＩ
Ｆユニット、１４は付属バス、１５は付属バスに接続さ
れた複数のユニットを示している。

第７図において、ユニットＩ５は例えば１１０ユニツト
からなり、ＣＰＵＩＩがユニット１５にアクセスして、
その中に設けられたレジスタの内容をリードするものと
する。

この場合、ＣＰＵＩＩは、メインバス１２からＩＦユニ
ット１３を仲介して付属バスに直接アクセスすることに
よって、付属バス１４に接続されているユニット１５か
ら、所要のデータのリードを行う。

〔発明が解決しようとする課題〕

従来の付属バスアクセス制御方式においては、メインバ
スに接続されたＣＰＵは、メインバスからＩＦユニット
を介して付属バスに直接アクセスするため、メインバス
と付属バスとを確保することが必要であるとともに、１
回のデータ転送に時間がかかり、そのため付属バスへの
アクセスの頻度が高くなると、システムの動作速度が低
下するという問題があった。

本発明はこのような従来技術のＲＨを解決しようとする
ものであって、メインバスから直接付属バスをアクセス
する必要がなく、付属バスに接続されたユニットのデー
タをリードアクセスする時間を短縮することができ、従
ってシステムの動作速度を向上することが可能な付属バ
スアクセス制御方式を提供することを目的としている。

〔課題を解決するための手段〕

本発明は第１図にその原理的構成を示すように、メイン
バス１と付属バス２とを接続するインタフェースユニッ
ト３において、記憶部４と、アクセス制御部６とを設け
、メインバス１に接続されているユニット７からこの記
憶部４をリードアクセスすることによって付属バス２に
接続されているユニット５のデータをメインバスに転送
できるようにしたものである。

ここで記憶部４はデータを記憶するために設けられるも
のであり、アクセス制御部６は付属バス２に接続されて
いるユニット５に対してサイクリックにリードアクセス
を行って、リードデータを記憶部４に記憶させる機能を
有するものである。

〔作用〕

本発明においては、付属バスに接続されているユニット
にアクセスしようとするアドレスをアドレス記憶部に書
き込んでおき、メインバスのアクセスとは無関係に、ア
クセス制御部からアドレス記憶部に書き込まれているア
ドレスによって付属バスをリードアクセスして、読み出
されたデータをデータ記憶部に書き込む、そしてメイン
バスからアクセスされたとき、データ記憶部からメイン
バスにデータを転送するようにしている。

従って、メインバスから付属バスに接続されているユニ
ットのデータを読み出したいときは、データ記憶部をリ
ードアクセスすることによって、データ記憶部に記憶さ
れている付属バスに接続されたユニットのデータが読み
出されるので、メインバスから直接付属バスをアクセス
する場合に比べて、短時間でアクセスすることができる
ようになる。

〔実施例〕

第２図は本発明の一実施例を示すものであって、第７図
におけると同じものを同じ番号で示し、１６は付属バス
１４にアクセスするアドレスを記憶するアドレス記憶部
、１７は付属バス１４のユニットにリードアクセスした
データを記憶するデータ記憶部、１８は付属バスへのア
クセスタイミングと、データ記憶部１７へのリードデー
タのライトタイくングを制御するアクセス制御部である
。

アドレス記憶部１６は、付属バス１４を介してアクセス
しようとするユニットのアドレスを、メインバス１２に
接続されたユニット（例えばＣＰＵ〉から予め書き込ま
れている。

アクセス制御部１８では、メインバス１２からのアクセ
スと無関係に、アドレス記憶部１６に書き込まれている
アドレスを読み出して、付属バス１４へ出力するととも
に、リードアクセスを行う。

付属バス１４へのリードアクセスが終了すると、アドレ
ス記憶部１６に次に書き込まれているアドレスの読み出
しを行う。アドレス記憶部１６に書き込まれているすべ
てのアドレスにアクセスし終わると、はじめに戻って再
び順次アクセスを行う。

このようにサイクリックにリードアクセスを行うことに
よって、常に最新のデータを読み出すことができるよう
にする。

データ記憶部１７は、アクセス制御部１８によって読み
出された付属バス１４のデータを書き込む。

従ってメインバス１２からは、データ記憶部１７をリー
ドアクセスするだけで、付属バス１４に接続されたユニ
ットのデータを読み出すことができる。

第３図は初期設定時の構成を示したものである。

２０はメモリ（ＭＥＭ）であって、第２図におけるアド
レス記憶部１６に対応している。２１はアクセスおよび
データの切り替え制御を行うフリップフロップである。

フリップフロップ２１は、メインバス１２からデータが
入力されているときＱ出力を発生し、メインバス１２か
らのアドレスとデータとをメモリ２０に接続する。

初期設定時には、メインバス１２から、メモリ２１のア
ドレスを指定して、付属バス１４のアクセスしたいユニ
ットのアドレスのデータを与えることによって、メモリ
２０に書き込まれて記憶される。メモリ２０に書き込ま
れるアドレスは複数個でもよい。

第４図は自動読み込み時の構成を示したものである。２
２はデュアルポートメモリであって、第２図におけるデ
ータ記憶部１７に対応している。

２３はコマンドコントロール部、２４はカウンタである
。

また、第５図は自動読み込みのタイムチャートを示した
ものである。

付属バス１４に接続されたユニットから、データの自動
読み込みを行うときの動作は、次のようにして行われる
。

コマンドコントロール部２３から、チップセレクト信号
Ｃ３をメモリ２０に出力すると、メモリ２０に記憶され
ていた、付属バス１４に接続されたユニットのアドレス
データＡＤＤＲＥＳＳが読み出される。

次にコマンドコントロール部２３は読み出し命令ＲＤを
送出し、メモリ２０から出力されたアドレスに応じて、
付属バス１４に接続されたユニットに対してリードアク
セスを行うと、データＤＡＴＡが付属バス１４から読み
出されるとともに、読み取り可能な状態になったとき、
付属バス１４から応答信号ＡＣＫが送出される。

これによってコマンドコントロール部２３は、デュアル
ポートメモリ２２に対して書き込み命令ＷＴを送出し、
これによって付属バス１４から出力されたデータＤＡＴ
Ａが、デュアルポートメモリ２２へ書き込まれる。

リードアクセスが終了したとき、コマンドコントロール
部２３はクロックＣＬＫを送出して、カウンタ２４をカ
ウントアツプさせる。メモリ２０に複数のアドレスが書
き込まれていたときは、これによって次に付属バス１４
から読み出しを行うべきアドレスデータがメモリ２０か
ら読み出されて、次のリードアクセスが行われる。

この場合、フリップフロップ２１はデュアルポートメモ
リ２２のデータ出力に応じて、メインバス１２からのア
ドレスＡＤＤＲＥＳＳをデュアルポートメモリ２２に与
えるように制御し、これによってデュアルポートメモリ
２２から読み出すデータのアドレスが指定される。

第６図はメモリデータリード時の構成を示したものであ
る。

メインバス１２からデータの読み出しを行うときは、メ
インバス１２からデュアルポートメモリ２２に対してリ
ードアクセスを行うと、デュアルポートメモリ２２に記
憶されていた、付属バス１４に接続されたユニットのデ
ータがメインバス１２に読み出される。

〔発明の効果〕

以上説明したように本発明によれば、メインバスと付属
バスとがインタフェースユニットを介して接続されてい
るシステムにおいて、メインバスに接続されているユニ
ットから付属バスに接続されているユニットをリードア
クセスする際のアクセス時間を短縮することができ、従
って付属バスのアクセスが増加した場合でもシステムの
動作速度が低下することを防止できる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例を示す図、第３図は初期設定時の構成を示す
図、第４図は自動読み込み時の構成を示す図、第５図は
自動読み込みのタイムチャートを示す図、第６図はメモ
リデータリード時の構成を示す図、第７図は従来の付属
バスアクセス制御方式を示す図である。 １はメインバス、２は付属バス、３はインタフェースユ
ニット、４は記憶部、５．７はユニット、６はアクセス
制御部である。 本発明の京理的構成を示す図 第１図 本発明の一実施例を示す図 第２図 、１３１Ｆユニツト 初期設定時の構成を示す図 自動読み込みのタイムチャートを示す図第５図 ／１３！Ｆユニット 自動読み込み時の構成を示す図 １３■「ユニット メモリデータリード時の構成を示す図 第６図

Claims (1)

1. 【特許請求の範囲】 メインバス（１）と付属バス（２）とを接続するインタ
   フェースユニット（３）において、データを記憶する記
   憶部（４）と、 付属バス（２）に接続されているユニット（５）に対し
   てサイクリックにリードアクセスを行って、リードデー
   タを前記記憶部（４）に記憶させるアクセス制御部（６
   ）とを設け、 メインバス（１）に接続されているユニット（７）から
   該記憶部（４）をリードアクセスすることによって付属
   バス（２）に接続されているユニット（５）のデータを
   メインバス（１）に転送できるようにしたことを特徴と
   する付属バスアクセス制御方式。