JPH03260995A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号を記憶する直列並列変換回路お
よびアドレス発生回路を内蔵する半導体記憶装置に関す
る。

従来の技術 近年、半導体記憶装置が安価に普及するようになり、Ｖ
ＴＲ等民生用映像機器にも高速、大容量のデータが扱え
る直列並列変換回路およびアドレス発生装置を内蔵した
半導体記憶装置が多く使用され始めている。

以下に、直列並列変換回路およびアドレス発生装置を内
蔵した従来の半導体記憶装置の一例について説明する。

第３図に示すように、メモリセルブロック１にはローア
ドレスデコーダ２とセンスアンプ３が付属しており、ロ
ーアドレスデコーダ２にはローアドレスを出力するロー
アドレスカウンタ２０が接続されている。またメモリセ
ルブロック１からの記憶データ読み出しを制御するメモ
リコントローラ５がローアドレスデコーダ２とセンスア
ンプ３に接続されている。またクロック入力をカウント
して桁上げ出力信号を出すと同時に、他の出力から順次
アドレスを変化して出力する端子を第２の１６段ラッチ
７に接続され、転送ゲート９を介して第１の１６段ラッ
チ回路８に接続され、さらにこの第１の１６段ラッチ回
路８にはメモリセルブロック１の出力が接続されている
。なお１１はＨリセット端子、１２はクロック入力端子
、１３は■リセット端子、１４はデータ端子である。

以上のように構成された半導体記憶装置について、以下
記憶したデータを読出す際の構成要素の関連動作につい
て説明する。

まず、Ｈ−リセット端子１１および■−リセット端子１
３にＩ−１”レベルが印加されると１６段シフトレジス
タ１６およびローアドレスカウンタ２０の出力がそれぞ
れ１番地にリセットされる。

つぎにクロック入力端子１２にクロックを印加すると１
６段シフトレジスタ６が動作し、クロック入力に同期し
て出力アドレスを１番から２番地。

３番地・・・・・・と順次変化していく。これに伴い第
２の１６段ラッチ回路７から１６段シフトレジスタ６が
指示した番地のデータがデータ端子１４に順次出力され
る。また、データ端子１４からデータが出力される動作
と並行して、メモリコントローラ５の指示により、ロー
アドレスカウンタ２０の出力アドレスがローアドレスデ
コーダ２でデコードされ、メモリセルブロック１中のあ
る一行分のメモリセルが選択される。選択されたメモリ
セルのデータはセンスアンプ３で増幅され、第１の１６
段ラッチ回路８にラッチされる。１６段シフトレジスタ
６の出力アドレスが１６６番地なると、１６段シフトレ
ジスタ６の桁上げ出力が“Ｈ”レベルになり転送ゲート
９に入力される。これにより、転送ゲート９が導通状態
になり第１の１６段ラッチ回路８のデータが第２の１６
段ラッチ回路７に転送される。

また、同時に１６段シフトレジスタ６の桁上げ出力はロ
ーアドレスカウンタ２０のイネーブル入力Ｅに入力され
、ローアドレスカウンタ２０は計数実行状態となる。つ
ぎのクロック入力により、１６段シフトレジスタ６の出
力アドレスは１番地に戻り、ローアドレスカウンタ２０
の出力アドレスは１増加して２番地となる。また、この
クロック入力により１６段シフトレジスタ６の桁上げ出
力は“Ｌ　”レベルに戻り、ローアドレスカウンタ２０
はふたたび計数不実行状態となる。以後、クロック入力
が１６回毎にローアドレスカウンタ２０は出力アドレス
を１番地ずつ増加していく。

第４図にクロック入力端子１２に入るクロック入力と１
６段シフトレジスタ６の出力アドレスおよび出力データ
のローアドレスの関係を示す。図より解るようにＨ−リ
セット端子１１およびＶリセット端子１２に”Ｈ“ルベ
ルが印加されると、１６段シフトレジスタ６の出力アド
レスは直ぐに１番地にリセットされるが、出力データは
クロック入力が１６回までの間、前回、第２の１６段ラ
ッチ回路７に転送されたローアドレスがｎ番地のデータ
となる。そしてクロック入力が１７回目になったとき、
ローアドレスが１番地のデータがデータ端子１４から出
力される。１６段シフトレジスタ６の出力アドレスが１
番地から１６６番地なるまでの時間は、記憶したデータ
がメモリセルブロック１から第１の１６段ラッチ回路８
にラッチされるまでの時間に対して充分長く、クロック
入力端子１２にクロックを入力することにより連続して
記憶したデータを読出すことができる。

発明が解決しようとする課題 しかしながら上記従来の構成ではローアドレスカウンタ
２０の出力アドレスは連続値であり、記憶したデータを
連続したアドレスからしか読出せないという課題があっ
た。

本発明は上記従来の課題に留意し、記憶したデータを読
出す際、ローアドレスを１番地もしくは２番地以上とば
して（以下この動作を間引くと呼ぶ）、読出すことので
きる半導体記憶装置を提供しようとするものである。

課題を解決するための手段 本発明は上記目的を達成するために、データを記憶する
メモリセルと、このメモリセルのローアドレスを選択す
るローアドレスカウンタと、クロック信号をカウントし
て桁上げ信号を上記ローアドレスカウンタに出力するＮ
段シフトレジスタと、上記ローアドレスカウンタに接続
されたスイッチを駆動する間引きアドレス設定部を設け
、この間引きアドレス設定部の機能として、ローアドレ
スカウンタに接続されたスイッチを駆動することにより
、上記ローアドレスカウンタの出力アドレス増加数を２
の零を含む整数倍の中から任意に設定できる手段を有す
るものである。またこの間引きアドレスの設定方法とし
て、間引きアドレス設定端子を設け、この端子に外部信
号を入力することによりローアドレスカウンタの出力ア
ドレス増加数を制御するものである。

さらに上記ローアドレスカウンタが複数のカウンタの従
属接続回路で、各カウンタのキャリアウドとキャリーイ
ン端子間にアドレス増加数が変化できるスイッチを設け
たものである。

作用 上記構成の本発明の半導体記憶装置は外部から間引きア
ドレスを間引きアドレス設定部で設定することにより、
ローアドレスカウンタを構成する各カウンタのキャリー
イン端子を各カウンタ間に設けられたスイッチを用い、
電源などに接続し任意に”Ｈｏ“レベルにすることがで
きる。そのためＮ段シフトレジスタの桁上げ出力が″“
Ｈ”レベルになり、カウンタのイネーブルに入力された
とき、前段のカウンタのキャリーアウト出力に依存せず
、各カウンタが計数実行状態となるので、この各カウン
タのキャリーイン端子がスイッチによって、何個°“Ｈ
”レベルに接続するかによりローアドレスカウンタの出
力アドレス値を２０ごとに増加させることができ、記憶
したデータを間弓いて読出すことができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。第１図は本発明の一実施例における半導体記憶
装置のブロック図を示すものである。

第１図に示すように、メモリセルブロック１にはローア
ドレスデコーダ２とセンスアンプ３が付属しており、ロ
ーアドレスデコーダ２にはローアドレスカウンタ４が接
続されている。またメモリセルブロック１からの記憶デ
ータ読み出しを制御するメモリコントローラ５がローア
ドレスデコーダ２とセンスアンプ３に接続されている。

またクロック入力をカウントする１６段シフトレジスタ
６は第２の１６段ラッチ７に接続され、転送ゲート９を
介して第１の１６段ラッチ回路８に接続されている。第
１の１６段ラッチ回路８にはメモリセルブロック１の出
力が接続されている。またローアドレスカウンタ４はカ
ウンタの従属接続になっており、そのカウンタ間にスイ
ッチ１６゜１７．１８．１９が挿入され、間引きアドレ
スをデコードする間引きデコーダ１０によりそのスイッ
チ１６．１７．１８．１９が駆動されカウンタのキャリ
ーイン入力を前段のカウンタのキャリーアウトか、電源
電圧のとちらかに接続される。

なお１１はＨリセット端子、１２はクロック入力端子、
１３は■リセット端子、１４はデータ端子、１５は間引
きアドレス設定端子である。

以上のように構成された半導体記憶装置について、以下
記憶したデータを読出す際の構成要素の関連動作につい
て第１図を参照しながら説明する。

まず、Ｈ−リセット端子１１およびＶ−リセット端子１
３に“Ｈ”レベルが印加されると１６段シフトレジスタ
６およびローアドレスカウンタ４の出力がそれぞれ１番
地にリセットされる。っぎ　０ にクロック入力端子１２にクロックを印加すると１６段
シフトレジスタ６が動作し、クロック入力に同期して出
力アドレスを１番から２番地、３番地・・・・・・と順
次変化していく。これに伴い第２の１６段ラッチ回路７
から１６段シフトレジスタ６が指示した番地のデータが
データ端子１４に順次出力される。また、データ端子１
４からデータが出力される動作と並行して、メモリコン
トローラ５の指示により、ローアドレスカウンタ４の出
力アドレスがローアドレスデコーダ２でデコードされ、
メモリセルブロック１中のある一行分のメモリセルが選
択される。選択されたメモリセルのデータはセンスアン
プ３で増幅され、第１の１６段ラッチ回路８にラッチさ
れる。１６段シフトレジスタ６の出力アドレスが１６番
地になると、１６段シフトレジスタ６の桁上げ出力がＨ
“レベルになり転送ゲート９に入力される。これにより
、転送ゲート９が導通状態になり第１の１６段ラッチ回
路８のデータが第２の１６段ラッチ回路７に転送される
。

また同時に１６段シフトレジスタ６の桁上げ出力はロー
アドレスカウンタ４のイネーブル入力Ｅに入力され、ロ
ーアドレスカウンタ４は計数実行状態となる。このとき
、間引きアドレス設定部の中の間引きアドレス設定端子
１５に間引きアドレスを設定すると、この間引きアドレ
スは間引きデコーダ１０でデコードされ、スイッチ１６
〜１９を動作させることにより、ローアドレスカウンタ
４を構成する各カウンタのキャリーイン入力を前段のカ
ウンタのキャリーアウト出力あるいは電源電圧に接続す
る。

第２図はクロック端子１２に入力されるクロック入力お
よび間引きアドレス設定端子１５に印加するデータと１
６段シフトレジスタ６の出力アドレス、ロー・アドレス
カウンタ４から出力される出力データのローアドレスの
関係を示したものである。第２図に示すような入力を間
引きアドレス設定端子のＭＡＯ，ＭＡＬの組合せによる
入力を印加すると、スイッチ１６は電源電圧に接続され
１段、２段ともキャリーイン端子が“Ｈ”に設定される
。スイッチ１７〜１９は前段のカウンタのキャリーアウ
トに接続される。よってつぎにＨリセット入力端子１１
およびＶ−リセット入力端子１３に入力があった後、１
７回目のクロック入力が印加されると１６段シフトレジ
スタ６の出力アドレスは１番地に戻り、ローアドレスカ
ウンタ４の出力アドレスは１つ間引かれて２をとんで３
番になる。このとき、１６段シフトレジスタ６の桁上げ
出力は“Ｌ”レベルになり、ローアドレスカウンタ４は
ふただび計数不実行状態となる。以後、クロック入力が
１６回毎に、ローアドレスカウンタ４は出力アドレスを
５番地、７番地と１番地分間引いた状態で増加していく
。

なお前述のようにＨ−リセット端子１１およびＶ−リセ
ット端子１３に”′Ｈ゛°レベルが印加されると、１６
段シフトレジスタ６の出力アドレスは直ぐに１番地にリ
セットされるが、出力データはクロック入力が１６回ま
での間、前回、第２の１６段ラッチ回路７に転送された
ローアドレスがｎ番地のデータとなる。そしてクロック
入力が１７回目になったとき、ローアドレスが１番地の
データがデータ端子１４から出力される。１６段シフト
レジスタ６の出力アドレスが１番地から１６番地になる
までの時間は、記憶したデータがメモリセルブロック１
から第１の１６段ラッチ回路８にラッチされるまての時
間に対して充分長く、クロック入力端子１２にクロック
を入力することにより連続して記憶したデータを読出す
ことができる。

以上のように本実施例によれば、外部から間引きアドレ
スを設定することにより、記憶したデータをローアドレ
ス１番地分を間引いて読出すことができる。

発明の効果 以上のように本発明は、間引きアドレスを設定する間引
きアドレス設定端子と間引アドレス設定端子に印加され
たデータをデコードするデコーダからなる間引きアドレ
ス設定部を有し、デコーダの出力により、ローアドレス
カウンタを構成する各カウンタのキャリーアウトの出力
状態を制御す３ ４ る手段を有することにより、ローアドレスカウンタの出
力アドレス増加を２ｎにすることができる。

すなわち記憶したデータを間引いて読出すことのできる
ので、早期確認など各種用途に対応できる優れた半導体
記憶装置を実現するものである。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体記憶装置のブロック
図、第２図は同実施例のクロック入力および間引アドレ
ス設定入力などの入力と１６段シフトレジスタの出力ア
ドレス、および出力データのローアドレスなどの出力と
の関係のタイミングを示したタイミングチャート、第３
図は従来の半導体記憶装置のブロック図、第４図は従来
のクロック入力およびリセット入力などの入力と、１６
段シフトレジスタの出力アドレスおよびローアドレスカ
ウンタのローアドレスなど出力との関係のタイミングを
示したタイミングチャートである。　１・・・・・・メ
モリセルブロック、２・・・・・・ローアドレスデコー
ダ、４・・・・・・ローアドレスカウンタ、６・・・・
・・１６段シフトレジスタ、１０・・・・・・間引きデ
コーダ、１５・・・・・・間引きアドレス設定端子、１
６〜１９・・・・・・スイッチ。

Claims (3)

【特許請求の範囲】
1. （１）データを記憶するメモリセルと、前記メモリセル
   のローアドレスを選択するローアドレスデコーダと、前
   記ローアドレスデコーダにローアドレスを出力するロー
   アドレスカウンタと、前記ローアドレスカウンタにクロ
   ック数をカウントして桁上げ信号を出力するＮ段シフト
   レジスタと、前記ローアドレスカウンタに接続されたス
   イッチを駆動する間引きアドレス設定部を具備し、前記
   間引きアドレス設定部には、前記スイッチを駆動するこ
   とにより前記ロードアドレスカウンタの出力アドレス増
   加数を２の零を含む整数倍のいずれかを選択する手段を
   有する半導体記憶装置。
2. （２）間引きアドレス設定部が、間引きアドレス設定端
   子を有し、前記設定端子に外部信号を入力することによ
   り、ローアドレスカウンタの出力アドレス増加数を制御
   できる請求項１記載の半導体記憶装置。
3. （３）ロードアドレスカウンタがＭ個のカウンタの従属
   接続で構成され、各接続点のキャリーアウト端子とキャ
   リーイン端子の間にスイッチを設け、前記スイッチを間
   引きアドレス設定部で駆動することにより、選択された
   キャリーイン端子が前段のカウンタのキャリーアウト端
   子から切り離され定電位に固定される請求項１記載の半
   導体記憶装置。