JPH0326104A - フロースルーラッチ回路を有する状態素子回路、該状態素子回路を有するｖｌｓｉ回路、及びラッチをマスタースレーブフリップフロップの機能的代替物として作動する方法 - Google Patents

フロースルーラッチ回路を有する状態素子回路、該状態素子回路を有するｖｌｓｉ回路、及びラッチをマスタースレーブフリップフロップの機能的代替物として作動する方法

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JPH0326104A
JPH0326104A JP2139524A JP13952490A JPH0326104A JP H0326104 A JPH0326104 A JP H0326104A JP 2139524 A JP2139524 A JP 2139524A JP 13952490 A JP13952490 A JP 13952490A JP H0326104 A JPH0326104 A JP H0326104A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＶＬＳＩ回路に関し、特に単純なフロースルー
ラッチを使用してＶＬＳＩにおけるマスタースレーブフ
リップフロップとして機能させることに関する。最も高
速なコンピュータは、ラッチ及びエツジトリガーフリッ
プフロップのような双安定素子又は状態素子を使用する
。コンピュータに使用される状態素子の形態は、状態素
子に対して採用される同期クロック手法と関連して、高
速コンピュータのスピード及び効率を決定する。
（従来の技術） 多くのコンピュータシステムは同期又は非同期クロック
をそのクロックシステムとして採用している。同期クロ
ックシステムは、クロックと同期して状態素子の或るグ
ループから次のグループへとデータが流れるように設定
される。コンピュータシステムにおいて、一般的に、同
期クロックは単相、多相の何れかである。コンピュータ
にとって選ばれるクロックシステムの形態は他のタイミ
ング制約と共に設計で選ばれる状態素子の形態に基礎を
置いている。
典型的な高速コンピュータで使用される状態素子の２つ
の最もありふれた形態としては、所謂「Ｄラッチ」及び
「Ｄフリップフロップ」又は「マスタースレーブフリッ
プフロップ」がある。
一般的に、マスタースレーブプリップフロップは２つの
Ｄラッチを含んでいる。状態素子は以下で決められ、本
明細書を通して使用される種々のパラメータと関連して
記述することができる。
「Ｃ」はクロックサイクルのサイクル時間又は周期であ
る。
「Ｔ．」はラッチまたはフリップフロップを通過する伝
達遅延時間であり、対応する変化が出力で生じる迄の素
子クロック又はデータ入力上の変化の時間間隔として定
義される。
ｒ　Ｔ　．．Ｊは状態素子に対する「クロックまでのデ
ータ設定」時間であり、クロックパルスのラッチングエ
ッジの到達以前に素子データ入力が安定に保持されねば
ならない最小時間間隔を定義している。
ｒＴｂ＋ａＪは状態素子に対する「データ保持時間Ｊに
対するクロックであり、クロックパルスのラッチングエ
ッジが除去された後の素子データ入力が安定に保持され
ねばならない最小時間間隔を定義している。
「Ｓ」はクロックスキューであり、２つの目的地へのク
ロヅク信号の到達時間の望まれない差であり、この到達
時間は充分に等しいことが望まれる。
「Ｗ」はクロックパルスの幅であり、Ｄラッチがオープ
ンされている時間間隔に対応している。
ｒＭ　Ｉ　ＮＪ　　又はｒＭＩＮＰＡＴＨＪが２つの状
態素子間のデータのレーシング無関係転送を補償するの
に必要な最小遅延量である。
「ＭＡＸ」又はｒＭＡＸＰＡＴＨＪは２つの状態素子間
で許される最大遅延量である。
（発明が解決しようとする課題） 従来のコンピュータはＶＬＳＩの形態の頻繁に使用され
るマスタースレーブフリップフロップを有している。Ｖ
ＬＳＩ上で正確に動作させるためには、マスタースレー
ブフリップフロップは通常単純なＤ型ラッチの二倍の電
力消費及び二倍の領域を必要とする。
ＶＬＳＩ中にマスタースレープフリップフロップ又は状
態素子として一つのみのＤ型ラッチを使用して実効する
ことは、要求される必要なクロックによって強いられる
タンミングの要請のために極めて困難であった。従って
、高速コンピュータの同期クロックシステムと関連して
正常に動作されるのに、マスタースレーブフリップフロ
ップとして機能する単純なラッチを必要とする。
（課題を解決するための手段） 本発明はマスタースレーブフリップフロップとして機能
するがＶＬＳＩで適正に動作するためのマスタースレー
ブフリップフロップの約半分の領域と約半分の電力しか
必要としないＤ型ラッチを使用することにある。ラッチ
システムはスリバー又は細いパルスを発生するパルス発
生器によって同期してクロックされ、マスタースレーブ
フリップフロップの動作を近似するのに必要な遅延の最
小及び最大量を減少する。更に、パルス発生器はＶＬＳ
Ｉチップ上に形或された状態素子間の補償を行って、パ
ルス幅大きさを均一にするという問題を解決する。単一
のパルス発生器からのスリバー即ち狭いパルスは同じチ
ップ上に同様に位置する状態素子をクロックするのに使
用される。全体としては、単一のチップは複数のスリバ
ーパルス発生器を有することができる。
本発明は、入力、出力及びクロック入力を有する第１の
フロースルーラッチ、入力、出力及びクロック入力を有
する第２のフロースルーラッチからなり、論理遅延を介
して第Ｉのラッチ出力が第２のラッチ入力に結合されて
おり、第２のラッチ出力から第１のラッチ入力に接続さ
れている。
本発明のパルス発生器回路は第１及び第２のラッチのク
ロック入力に結合された幅が狭いパルスを発生し、第１
のラッチ、第２のラッチ及びパルス発生器はＶＬＳＩチ
ップ内で互いに物理的に近接して設置され、同一チップ
上の状態素子間の相関因子の利点が利用される。
従って、本発明の利点はマスタースレーブフリップフロ
ップとして機能する修正されたスリバーラッチを提供す
る。本発明はマスタースレーブフリップフロップに要求
される電力をかなり減少し、ＶＬＳＩチップ上で必要と
される領域も同様に減少する。
更に、クロックを５０％のデューティーサイクルで分布
することを可能にするという別の利点を有している。こ
れはパルス幅に関して特別の関係なくして達或される。
更に、修正されたスリバーラッチがより少ないクロック
の分散を可能にする。これは、単一のラッチはマスター
スレーブフリップフロップとして振る舞い通常の２つの
ラッチフリップフロップとして振る舞わないからである
。
また、本発明はクロックスピードを特別の関係無くして
増大することを可能にする。より高速のチップはより狭
いスリバークロック幅を有する。
（実施例） マスタースレーブフリップフロップ及びラッチの動作は
第ｌ、ＩＡ１２及び２Ａ図を参照して記述される。マス
クスレーブフリップフロップ状態素子はフリップフロッ
プと呼ばれ、ラッチ状態素子を通過する単純な流れはラ
ッチとして記述される。フリップフロップは一般に結合
した２つのラッチを含んでおり、これらラッチ間のレー
スフリー動作が可能になる様にされている。フリップフ
ロップの出力状態は一つの周期的クロック端部上のみで
変化する。フリップフロップ５のレーシング無し構造が
第１図に示されており、その動作は第ＩＡ図のタイミン
グチャートに記述されているレーシング無し動作は、双
安定素子又は状態素子出力６が同じ状態素子人力７とし
て使用されることがあることを意味している。出力は前
の状態の関数であり、出力は従って特定のクロック事象
８例えば通常クロック信号の立ち上がり端の到達時に変
化することができる。第ＩＡ図に示されるようにデータ
はクロックパルスの立ち上がり端が生じた時のみに変化
することに注意すべきである。
第２図を参照する。単純ラッｆ９が示されている。クロ
ック人力１１が「オーブン」状態にあるい場合常にデー
タｌ３がラッチ９を通して流れることを可能にする特徴
を有している。一般に、単純な透過ラッチ９にとって、
ラッチ９は、クロック信号１ｌが高の時にオーブンに維
持され、クロック信号１ｌが低の時にデータ１３がラッ
チされる。ラッチ９を通過する典型的な流れの動作が第
２Ａ図のタイミング図に示される。単純なフロースルー
ラッチ９はデータｌ３をそれ自体に戻すことはできない
（上述のフリップフロップの例と同じ）。これはクロッ
クがオープンにされている時間間隔中にデータ「レーシ
ング（ｒａｓｉｎｇ）　Ｊが発生するためである。この
場合、クロックがオープンの場合、データはクロック信
号と独立して連続的に循環する。
第３図を参照する。２つのマスタースレーブフリップフ
ロップｌＯおよびｌ２が遅延ｌ４によって結合している
。入力フリップフロップ１０のＱ出力は遅延ｌ４を通し
て宛先フリップフロップｌ２のＤ入力に結合される。こ
の構成は２つの典型的なマスタースレーブフリップフロ
ップを通してのデータのクロックを与える。フリップフ
ロツプ１０及びｌ２は更にソースクロックに入力１６お
よび宛先クロック入力ｌ８を含んでいる。クロック入力
ｌ６、ｌ８は信号クロックソースから入力され、従って
、第３図のタンミングチャートに示される略等しいタン
ミングを有している。
第３図及び第３Ａ図から、以下のフリップフロップ式を
導くことができる。
ＭＩＮ　ＤＬＹ≧Ｓ　＋　Ｔｈ＋ａ　−　Ｔ　ｐａ（Ｉ
ｌｌｉｎ）　　　　式（１）ＭＡＸ　ＤＬＹ≦ＣＹＣＬ
Ｅ　−　Ｓ　−　Ｔｔｕ　−　Ｔ，ａ（ｍａｘ）式（２
）２つのフリップフロップ１０，１２の間でのレーシン
グ無し転送を補償するために必要とされる最小遅延ＭＩ
Ｎ　ＤＬＹは、第ｌ図に示されるように、ソースクロッ
ク１６及び宛先クロックｌ８との間ノクロックスキュ−
Ｓに、宛先フリップフ口ツプ？２に対する「データホー
ルド迄のクロック」時間Ｔ　ｈ　Ｉｍを足して、フリッ
プフロップｌＯを通しての最小伝播時間Ｔ■を引いたも
のと等しいか、より大きい。２つフリップフロップ間で
許される最大遅延ＭＡＸ　ＤＬＹは、第２式に示される
ように、ＣＹＣＬＥ時間引く、クロックスキューＳ引く
、宛先プリップフロップｌ２用「クロック迄のデータ設
定」時間Ｔｓｕ引く、フリップフロップ１０を通過する
最大伝達遅延時間Ｔ　ｐｄ（ｍａｘ＞を引いたものか、
それ以下である。
第４図を参照する。遅延ＤＬＹ　３　４を介してラッチ
３０及び３２が結合されている。入力ラッチ３０のＱ出
力はディレイ３４を介して宛先ラッチ３２のＤ入力に結
合されている。更に、ラッチ３２のＱ出力はディレイ４
０を介してラッチ３０のＤ入力に送られる。同様に、ソ
ースクロック信号３６及び宛先クロック信号３Ｂはそれ
ぞれラッチ３０および３２のクロック入力に送られる。
ソースクロック信号３６のタイミング及び宛先クロック
信号３８が第４Ａ図に示されている。ラッチ３０及び３
２の立ち下がり端でラッチされ、ラッチはクロック信号
の立ち上がり端でオープンする３ラッチ３０、３２の各
々は以下に示される様にブリップフロップとして動作す
るように構成されている。
ラッチ回路動作に対する最小遅延時間ＭＩＮ　ＤＬＹ及
び最大遅延ＭＡＸ　ＤＬＹは第４Ａ図に記述され、式３
及び４に記述される。
ＭＩＮ　ＤＬＹ　　≧Ｗ　＋　Ｓ　＋　Ｔｂ＋ａ　−　
Ｔ　，ａ（ｍｉｎ）式（３）ＭＡＸ　ＤＬＹ　　≦　Ｃ
ＹＣＬＢ　−　Ｓ　　−　Ｔ，．　　−　Ｔｐａ（ｍａ
ｘ）＋Ｗ　　　　　　　　　　　式（４） ＭＩＮ　ＤＬＹは、ラッチがオーブンである時間足す、
クロックスキュ−Ｓ足す、宛先ラッチ３２に対する「デ
ータホールドに迄のクロック」時間Ｔｂｌｄ引く、ラッ
チ３０を通過する最小伝播遅延時間Ｔｐａ（ｓｉｎ）引
いたものに対応してクロックパルスの幅Ｗと等しいか、
又はより大きい。ＭＡＸ　ＤＬＹは、式（４）に示され
るように、ＣＹＣＬＥ時間引く、クロックスキュー引く
、宛先ラッチ３２に対する「データまでのクロック設定
」時間Ｔ　ｍｕ引く、ラッチ３０を通過する最大伝播遅
延時間Ｔｐｔ（ｍａｘ）足すクロックパルスの幅Ｗを足
したものである。
幅Ｗｉヨ零に近づくとラッチ式（３）及び（４）はマス
タースレーブプリップフロップ式（１）及び（２）によ
り近づく。Ｗ＝Ｏに対しては、式｛３｝及び（４）は、
式（１）及び（２）に等しい式（５）及び（６）に還元
される。
ＭＩＮ　ＤＬＹ　　≧Ｓ　＋　Ｔｈ＋ａ　−　Ｔ　．（
＋ｓｉｎ）　　　式（５）ＭＡＸ　ＤＬＹ　　≦ＣＹＣ
ＬＥ　−　Ｓ　−　Ｔ．。−　Ｔｐａ（ｍａｘ）式（６
）この式から、単純なラッチがマスタースレーブフリッ
プフロップとして使用できる。実際の意味において、ラ
ッチは典型的にマスターフリップフロップの半分だけの
電力しか使用せず、ＶＬＳＩ上で半分のみの領域しか使
用しない。最適ＶＬＳＩは従ってクロックパッルスが零
に近づくラッチを含む。実際は、スリバー幅はサイクル
時間の少なくとも一桁小さいことが望まれる。
？かしながら、パルス幅Ｗは零に等しくなることができ
ず、狭い「スリバー」クロックパルスを使用することに
より達戒される。第５図はスリバーパルスを発生するた
めの論理回路の単純な形態を示す。クロック源５０はＡ
ＮＤゲート５４の入力に結合している。遅延回路５２が
クロック源５０とＡＮＤゲートの入力との間に導入され
る。この遅延回路５２はそのクロック入力をオーブンに
するラッチであることができる。第５図の例は、クロッ
ク源５０からＡＮＤゲート５４への５０％のデューチイ
ーサイクルを使用する。遅延回路のためにラッチ５２に
よってＴ１が導入され、Ｔ＝ａ（ラッ，チ）足すＴ■（
ゲート）を可能とする幅を有する狭い幅のパルスが、第
５図に示されるように発生される。このスリバーパルス
の幅は物理的に可能な限り狭く形戊できる。しかしなが
ら、ＶＬＳＩ中にこの様な狭いパルスを伝播することは
物理的に困難である。実際はスリバーの幅をラッチ伝播
遅延時間Ｔ．に一致させる試みがなされるべきである。
本発明はＶＬＳＩチップの回路パラメータに関する相関
因子を利用する。補正は２つの回路パラメータいかに互
いに一致するかを決める。例えば、２つの異なる状態素
子の２つの遅延回路は１００％相関すると、各遅延回路
等しい。遅延回路がＯ％の相関を有すると、それらの間
に何ら関係がない。相関因子がＶＬＳＩチップ上に同様
に位置する状態素子の特性、例えばＴｅａ　（ｍｉｎ及
びＷａＸ　）、電力消費等が近くに位置する他の状態素
子と略一致する。この相関は種々の因子、例えばチップ
の似通った処理、及び材料の似通った特性、即ち、チッ
プ上の領域のシリコンパラメータが近寄った領域で多く
は異ならないためである。
相関特性は、状態素子を使用してＶＬＳｆ上でパルス発
生器を作り出すことにより利用することができる。この
パルス発生器は状態素子の近くでクロックされるべきで
ある。これによって、スリバーパルスが発生される。こ
のパルスは状態素子の近くの伝播遅延回路Ｔ．と略等し
い。
第５図に示されるパルス発生器はラッチ５２を通過する
伝播遅延と略等しい幅Ｗのスリバーを作り出す。従って
、最悪の場合、Ｗ＝Ｔ，，を式（３）に代入し、式（２
）のＷを零に設定し、式（２）のＷを零に設定すると、
以下の書き（７）及び（８）を得る。
ＭＩＮ　ＤＬＹ≧Ｔ　ｂａａ　＋　Ｓ　　　式（７）Ｍ
ＡＸ　ＤＬＹ≦ＣＹＣＬＢ　−　Ｓ　−　Ｔｓｕ　−　
Ｔ，ａ（ｍａｘ）式（８）これらの式はスリバー幅Ｗが
状態素子の伝播遅延時間に相関して、スリバーパルスが
狭すぎて、クロックされる状態素子を通過出来ないこと
を保証する。スリバーパルス幅は従って、常に予測可能
なＭＩＮ　ＰＡＴＨを保証するのに充分広い。
第６図は、相関するスリバーラッチがＶＬ］チップ５８
上でどのように組み込まれるかの例を示している。チッ
プ５８はチップ５８上の物理的に同等のラッチＬのブロ
ック６１６２及び６４を含んでいる。更に、各ブロック
６０、６２、および６４はラッチＬの一つを使用して形
成されるパルス又はスリバー発生器Ｇを含んでいる。ク
ロック信号ＣＬＫはビン５６のチップ５８への入力であ
り、分配ステージ５９に伝播する。伝播ステージ５９は
クロック信号を数種の信号中に滑り込ませ、各クロック
信号をブロック６０、６２、及び６４の一つに滑り込ま
せる。各ブロックにおいて、スリバー発生器Ｇは狭いパ
ルスを発生してブロックの各々内のラッチＬを作動する
。
フリップフロップの代わりにスリバーを使用して得られ
る保持データの比較は、フリップフロップが２単位の電
力を使用し、２単位の領域を使用しと過程した例によっ
て以下に与えられる。１つのラッチは１単位ユニットの
電力を消費し、ｌ単位の領域を占領する。スライバーラ
ッチは４つ、６つ又は８つのクラスターグループ分けさ
れており、各クラスターは単一のパルス発生器を含んで
いる。しかしながら、実際のグループの大きさを任意の
形状を成している。
従って、４つのラッチ及び一つのスリバー発生器は４つ
のマスタースライバーフリップフロップを作り出すこと
ができるが５単位の領域即ち、５「セル」のみしか消費
しないことが分かる。他方、各フリップフロップは２つ
のラッチを必要とし、２単位の領域を消費し、純粋なフ
リップフロップは８つの単位ユニット領域を必要して４
つのマスタースレーブフリップフロップを作り出す。従
って、スライバーラッチを使用して費やされるセル数が
３７８に減少される。
宜迦斃ＩＬ フリップフロップセルの全数が知られていると（フリッ
プフロップの全数がフリップフロップセルの数の２倍に
等しい）場合、スリバーラッチの使用を通して得られる
フリップフロップセルの全減少数が決定される。スリバ
ーラッチが４つのクラスター内のあると仮定すると、純
粋なフリップフロップに渡っての領域の節約は以下に等
しい。
節約されるセル＝，　３７５（フリップフロップセルの
数）　　　　　　　　　　　　　　　　式（９）１００
０フリップフロップがあると、合計で２　　い場合、ス
リバーセルを使用して達威される電力０００のフリップ
フロップがある。この数を式（９）　　　及びセルの節
約量が決定される。スリバーラッチに代入すると、７５
０セルが節約される。　　　　　　が４つのみのクラス
タで達威できると仮定される。
実迦αＬ一主 全スリバーラッチが今８つのクラスターにグループ分け
されると仮定すると、純粋なフリップフロップに渡って
の節約は７／Ｉ６に等しい。１０００フリップフロップ
である場合、２０００フリップフロップセルがある。こ
の数を式（１６）に代入すると８７６セル節約すること
ができる。
節約されるセル＝　　４３７５（フリップフ口ップセル
の数）　　　　　　　　　　　　　　式αω大週四Ｌ−
ユ 特定のＶＬＳＩが３０００の利用可能なセルを有し、７
００のみのフリップフロップしか有さな７００のフリッ
プフロップがあるので、１４００のセルが状態素子に割
り当てられる。スリバーラッチによって使用されるセル
の数は以下の様にして計算される。
（１４００セル）　Ｘ　（１−０．３　７　５）　＝８
　７　５セル 節約されるセルは次に以下の様にして計算される。
節約される電力は次に「セル節約比」を決定することに
よ決定される。これは、セル領域及び電力比が同じであ
るためである。全節約消費電力は従って次の式で与えら
れる。
【図面の簡単な説明】
第１図はマスタースレーブフリップフロップのブロック
図、 第ＩＡ図は第１図のタイミング図 第２図は本発明で使用されるフロースルーラッチのブロ
ック図、 第２Ａ図は第２図のタイミング図である。 第３図はマスタースレーブフリップフロップ間のクロッ
キングを示す論理図、 第３Ａ図は第３図へのクロック信号入力のタイミング図
、 第４図は本発明におけるのと同様にマスタースレーブフ
リップフロップとして機能するラッチ間のクロッキング
を示す論理図、 第４Ａ図は第４図へのクロック信号入力のタイミング図
、 第５図は本発明で使用されるパルス発生器の実施例を示
す図、 第６図はＶＬＳＩチップ上の複数のパルス発生器を示す
本発明のブロック図。 ５・・・フリップフロップ、６・・・双安定素子、７・
・・状態素子入力、８・・・クロック事象、９・・・単
純ラッチ、ｌ１・・・クロック信号、ｌ２・・・宛先フ
リップフロツブ、ｌ３・・・データ、１４、３４、４０
、５２・・・遅延、ｌ６・・・ソースクロック入力、ｌ
８・・・宛先クロック入力、３０，３２・・・ラッチ、
３６・・・ソースクロック信号、３８・・・宛先クロッ
ク信号、５０・・・クロックソース、５　４−・・ゲー
ト、５８−ＶＬＳ１チツプ、６９、６２、６４・・・物
理的に同等なラツチＬを含むブロック。

Claims (17)

    【特許請求の範囲】
  1. （１）（ａ）入力、出力及びクロック入力を有するフロ
    ースルーラッチ、及び （ｂ）前記ラッチのクロック入力と結合し、幅の狭いパ
    ルスを発生するパルス発生回路を備え、前記ラッチと前
    記パルス発生器がＶＬＳＩチップ上で互いに物理的に近
    接している状態素子。
  2. （２）前記幅の狭いパルスが前記ラッチを通す伝播遅延
    時間に略等しいパルス幅を有していることを特徴とする
    請求項（１）記載の状態素子。
  3. （３）前記チップ上の前記ラッチ及び前記パルス発生器
    の分離間隔が前記ラッチと前記パルス発生器の特徴に対
    して極めて高い相関を与えることを特徴とする請求項（
    １）記載状態素子。
  4. （４）前記ラッチが単一位相クロッキングシステム中で
    作動することを特徴とする請求項（１）記載の状態素子
    。
  5. （５）前記ラッチが単一の位相クロッキングシステム中
    で作動することを特徴とする請求項（３）記載の状態素
    子。
  6. （６）前記パルス発生器回路が、 （ａ）クロック源、及び （ｂ）前記クロック源に結合する遅延回路を含み、前記
    遅延回路は前記第１のラッチの前記伝播遅延時間と略等
    しい伝播遅延時間を有しており、前記状態素子回路がレ
    ーシング無関係の手法で動作する様前記狭いパルスを発
    生することを特徴とする請求項（２）記載の状態素子。
  7. （７）中間遅延回路を介して前記状態素子回路内のラッ
    チと結合された第２のラッチを含み、前記パルス発生器
    からの同期した幅の狭いパルスを受信することを特徴と
    する請求項（５）記載の状態素子。
  8. （８）（ａ）各々が入力、出力、クロック入力を有する
    ラッチを含むＶＬＳＩ上の複数の状態素子、（ｂ）前記
    ラッチのクロック入力に結合される幅の狭いパルスを発
    生する少なくとも一つのパルス発生器を含み、前記パル
    ス発生器が、 ｉ、前記チップ上の複数の状態素子と高い相関パーセン
    テイジを有している遅延回路、 ｉｉ、前記複数の状態素子に結合された前記幅の狭いパ
    ルスを生成するための前記遅延回路と結合したクロック
    源からなることを特徴とするＶＬＳＩ回路。
  9. （９）前記幅の狭いパルスが前記フリップフロップの前
    記ラッチを通しての伝播遅延時間に略等しいパルス幅を
    有していることを特徴とする請求項（８）記載のＶＬＳ
    Ｉ。
  10. （１０）前記複数のフリップフロップの４つに対して１
    つのパルス発生器があることを特徴とする請求項（９）
    記載のＶＬＳＩ。
  11. （１１）前記複数のフリップフロップの６つに対して１
    つのパルス発生器があることを特徴とする請求項（９）
    記載のＶＬＳＩ。
  12. （１２）前記複数のフリップフロップの８つに対して１
    つのパルス発生器があることを特徴とする請求項（９）
    記載のＶＬＳＩ。
  13. （１３）中間遅延回路を介して前記状態素子回路内の第
    １のラッチに結合され、前記パルス発生器からの同期し
    た幅の狭いパルスを受信する第２のラッチを更に含むこ
    とを特徴とする請求項（８）記載のＶＬＳＩ。
  14. （１４）コンピュータで使用されるＶＬＳＩチップ上で
    、入力、出力、及びクロック源を有する複数のラッチを
    マスタースレーブとして作動する方法であって、この方
    法が、 （ａ）互いにチップ上で近接して前記複数のラッチの組
    を位置させ、 （ｂ）複数のパルス発生器から幅の狭いパルスを発生し
    、前記組内の複数のラッチの一つを通しての遅延時間と
    略等しいパルス幅を前記幅の狭いパルスが有し、 （ｃ）前記幅の狭いパルスが前記ラッチの組のクロック
    入力に結合して、前記組内の前記ラッチの各々がレーシ
    ング無しに作動することからなる方法。
  15. （１５）前記位置させる工程（ａ）が、相関パーセンテ
    イジに基づき前記ラッチの組が動作パラメータの高い相
    関を有するように選択されることを含むことを特徴とす
    る請求項（１４）記載の方法。
  16. （１６）前記複数の発生器から幅の狭いパルスを発生す
    る工程（ｂ）が、 （ａ）前記ラッチの組と高い相関を有して遅延回路を選
    び、 （ｂ）クロック源を前記遅延回路に結合して、発生され
    た幅の狭いパルスが前記遅延時間と略等しい幅のパルス
    を有することからなることを特徴とする請求項（１５）
    記載の方法。
  17. （１７）前記遅延を選択する工程が、前記複数のパルス
    発生器の一つに対して一組中の複数のラッチの一つを選
    択することを特徴とする請求項（１６）記載の方法。
JP2139524A 1989-06-09 1990-05-29 フロースルーラッチ回路を有する状態素子回路、該状態素子回路を有するｖｌｓｉ回路、及びラッチをマスタースレーブフリップフロップの機能的代替物として作動する方法 Expired - Lifetime JP2579237B2 (ja)

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