JPH0828421B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0828421B2 JPH0828421B2 JP62213545A JP21354587A JPH0828421B2 JP H0828421 B2 JPH0828421 B2 JP H0828421B2 JP 62213545 A JP62213545 A JP 62213545A JP 21354587 A JP21354587 A JP 21354587A JP H0828421 B2 JPH0828421 B2 JP H0828421B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- wiring
- signal
- cells
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/43—Layouts of interconnections
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はセミカスタム半導体集積回路装置に係り、
特にクロック信号等のように装置の随所に供給される信
号を伝播する信号線を有する半導体集積回路装置に関す
る。
特にクロック信号等のように装置の随所に供給される信
号を伝播する信号線を有する半導体集積回路装置に関す
る。
（従来の技術） スタンダードセル方式やゲートアレイ方式によるセミ
カスタム半導体集積回路装置（セミカスタムIC）は従
来、第９図のパターン平面図に示すように構成されてい
る。第９図において、50はICチップ本体であり、このチ
ップ本体内には複数のスタンダードセルが配列された複
数のセル行51や例えばメモリ等からなるマクロ・ブロッ
ク52が設けられている。さらにチップ本体50の周囲には
複数のI/Oセル53が設けられている。このI/Oセルのう
ち、53Aはクロック信号が入力される駆動能力が大きな
クロックドライバー・セルであり、このセル53Aで増幅
されたクロック信号は信号線54を介して、各セル行51内
のクロック信号を必要とするセルに供給されている。
カスタム半導体集積回路装置（セミカスタムIC）は従
来、第９図のパターン平面図に示すように構成されてい
る。第９図において、50はICチップ本体であり、このチ
ップ本体内には複数のスタンダードセルが配列された複
数のセル行51や例えばメモリ等からなるマクロ・ブロッ
ク52が設けられている。さらにチップ本体50の周囲には
複数のI/Oセル53が設けられている。このI/Oセルのう
ち、53Aはクロック信号が入力される駆動能力が大きな
クロックドライバー・セルであり、このセル53Aで増幅
されたクロック信号は信号線54を介して、各セル行51内
のクロック信号を必要とするセルに供給されている。
第10図は上記構成でなるICにおけるクロック信号に関
係した部分のみの等価回路図である。図中の55は各セル
行に設けられ、クロック信号を必要とする例えばフリッ
プフロップ・セル（F/F）等のスタンダードセルであ
る。
係した部分のみの等価回路図である。図中の55は各セル
行に設けられ、クロック信号を必要とする例えばフリッ
プフロップ・セル（F/F）等のスタンダードセルであ
る。
ところで上記従来のセミカスタムICでは、クロック信
号を伝播する信号線54の接続はレイアウトCADにより未
配線領域を捜し出してやみくもに行われているため、そ
の配線長が異常に長いものとなっている。このため、信
号線54における抵抗値が無視できなくなり、各セルに信
号が到達までの遅延時間が異なってくる。
号を伝播する信号線54の接続はレイアウトCADにより未
配線領域を捜し出してやみくもに行われているため、そ
の配線長が異常に長いものとなっている。このため、信
号線54における抵抗値が無視できなくなり、各セルに信
号が到達までの遅延時間が異なってくる。
さらに、ICの規模が大きくなるのに伴い、信号線の末
端部では波形のなまりが激しくなってくる。このこと
は、特に伝播される信号がクロック信号の場合にはクロ
ックスキュー等の問題発生の要因となり、正常に動作し
なくなる恐れが出てくる。このような問題は信号線自体
が持つ抵抗が原因であるため、大きな駆動能力を持つク
ロックドライバー・セルを使用しても解決することはで
きない。
端部では波形のなまりが激しくなってくる。このこと
は、特に伝播される信号がクロック信号の場合にはクロ
ックスキュー等の問題発生の要因となり、正常に動作し
なくなる恐れが出てくる。このような問題は信号線自体
が持つ抵抗が原因であるため、大きな駆動能力を持つク
ロックドライバー・セルを使用しても解決することはで
きない。
（発明が解決しようとする問題点） このように従来では信号線の配線長が異常に長くな
り、各セルに信号が到達までの遅延時間が異なって信号
に位相ずれが発生するという問題があり、さらに末端部
における波形のなまりが激しくなるという問題がある。
り、各セルに信号が到達までの遅延時間が異なって信号
に位相ずれが発生するという問題があり、さらに末端部
における波形のなまりが激しくなるという問題がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、信号線の配線長の短縮化並びに低
抵抗化を図ることによって信号の位置ずれ発生を抑制す
ることができ、かつ末端部における波形のなまりを低減
することができる半導体集積回路装置を提供することに
ある。
であり、その目的は、信号線の配線長の短縮化並びに低
抵抗化を図ることによって信号の位置ずれ発生を抑制す
ることができ、かつ末端部における波形のなまりを低減
することができる半導体集積回路装置を提供することに
ある。
［発明の構成］ （問題点を解決するための手段） この発明の半導体集積回路装置は、複数個のスタンダ
ードセルが配列された複数のセル行と、上記複数の各セ
ル行毎に設けられ、セル行間で一直線状となるような位
置にそれぞれ配置された信号接続用セルと、上記信号接
続用セルと接続されこの信号接続用セルで伝播される信
号を対応するセル行内のセルに供給する所定の配線幅を
持つセル行用配線と、上記セル行用配線よりも広い配線
幅を持ち上記信号接続用セルどうしを接続するセル間配
線とから構成されている。
ードセルが配列された複数のセル行と、上記複数の各セ
ル行毎に設けられ、セル行間で一直線状となるような位
置にそれぞれ配置された信号接続用セルと、上記信号接
続用セルと接続されこの信号接続用セルで伝播される信
号を対応するセル行内のセルに供給する所定の配線幅を
持つセル行用配線と、上記セル行用配線よりも広い配線
幅を持ち上記信号接続用セルどうしを接続するセル間配
線とから構成されている。
（作用） この発明の半導体集積回路装置では、各信号接続用セ
ルをセル行用配線よりも広い配線幅を持つセル間配線に
よって接続することにより、各セル行に対して低抵抗で
信号の伝播が行われる。また信号接続用セルをセル行間
で一直線状となるような位置にそれぞれ配置し、これら
をセル間配線を用いて接続することにより、信号配線の
距離の短縮化が図られている。さらに、各セル行内のセ
ルに対してはセル行用配線を介して各セル行に設けられ
た信号接続用セルからの信号を行単位で供給することに
より最少の配線長で信号の伝播が行われる。
ルをセル行用配線よりも広い配線幅を持つセル間配線に
よって接続することにより、各セル行に対して低抵抗で
信号の伝播が行われる。また信号接続用セルをセル行間
で一直線状となるような位置にそれぞれ配置し、これら
をセル間配線を用いて接続することにより、信号配線の
距離の短縮化が図られている。さらに、各セル行内のセ
ルに対してはセル行用配線を介して各セル行に設けられ
た信号接続用セルからの信号を行単位で供給することに
より最少の配線長で信号の伝播が行われる。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図はこの発明をスタンダードセル方式のICに実施
した場合のICチップの構成を示すパターン平面図であ
る。第１図において、10はICチップ本体であり、このチ
ップ本体内には複数のスタンダードセルが配列された複
数のセル行11や例えばメモリ等からなるマクロ・ブロッ
ク12が設けられている。上記複数のセル行11内にはそれ
ぞれ、セル行間で一直線状となるような位置に信号接続
用セル13が配置されている。そして、これら信号接続用
セル13は、チップ本体内に設けられる通常の信号配線、
例えば後述するセル行用配線よりも広い配線幅を持つセ
ル間配線14を介して相互に接続されている。
した場合のICチップの構成を示すパターン平面図であ
る。第１図において、10はICチップ本体であり、このチ
ップ本体内には複数のスタンダードセルが配列された複
数のセル行11や例えばメモリ等からなるマクロ・ブロッ
ク12が設けられている。上記複数のセル行11内にはそれ
ぞれ、セル行間で一直線状となるような位置に信号接続
用セル13が配置されている。そして、これら信号接続用
セル13は、チップ本体内に設けられる通常の信号配線、
例えば後述するセル行用配線よりも広い配線幅を持つセ
ル間配線14を介して相互に接続されている。
また、チップ本体10の周囲には複数のI/Oセル15が設
けられており、このI/Oセルのうち、15Aはクロック信号
が入力される駆動能力が大きなクロックドライバー・セ
ルである。このクロックドライバー・セル15Aで増幅さ
れたクロック信号は信号線を介して、このセル15Aに最
も近い位置に配置された信号接続用セル13に接続されて
いる。
けられており、このI/Oセルのうち、15Aはクロック信号
が入力される駆動能力が大きなクロックドライバー・セ
ルである。このクロックドライバー・セル15Aで増幅さ
れたクロック信号は信号線を介して、このセル15Aに最
も近い位置に配置された信号接続用セル13に接続されて
いる。
上記各セル行11に設けられた信号接続用セル13には所
定の配線幅を持つセル行用配線16が接続されており、こ
のセル行用配線16を介してクロック信号が、対応するセ
ル行内のクロック信号を必要とする例えばフリップフロ
ップ・セル等のスタンダードセルに供給される。
定の配線幅を持つセル行用配線16が接続されており、こ
のセル行用配線16を介してクロック信号が、対応するセ
ル行内のクロック信号を必要とする例えばフリップフロ
ップ・セル等のスタンダードセルに供給される。
第２図は上記構成でなるICにおける信号接続用セル13
及びこの信号接続用13と接続されるセル間配線14の具体
的構成を示すパターン平面図である。この信号接続用セ
ル13は例えばアルミニウムなどの金属配線層を備えてお
り、セル間配線14の配線幅と等しい幅を持つ入力側配線
17と、この入力側配線17と接続され、通常の配線幅を持
つ出力側配線18とから構成されている。そして、出力側
配線18はセル間配線14と接続されており、出力側配線18
は前記セル行用配線16（第２図では図示せず）と接続さ
れている。
及びこの信号接続用13と接続されるセル間配線14の具体
的構成を示すパターン平面図である。この信号接続用セ
ル13は例えばアルミニウムなどの金属配線層を備えてお
り、セル間配線14の配線幅と等しい幅を持つ入力側配線
17と、この入力側配線17と接続され、通常の配線幅を持
つ出力側配線18とから構成されている。そして、出力側
配線18はセル間配線14と接続されており、出力側配線18
は前記セル行用配線16（第２図では図示せず）と接続さ
れている。
第３図は上記実施例のICにおけるクロック信号に関係
した部分のみの等価回路図である。図中、太幅で示され
た配線21は各信号接続用セル13内の広い配線幅を持つ入
力側配線17とセル間配線14によるものである。図示する
ようにクロックドライバー・セル15Aから出力されるク
ロック信号は上記配線21を介して各セル行位置まで伝播
されている。この配線幅は広くされており、かつ第１図
に示すように一直線状に延長され、配線長が最少にされ
ているので、その抵抗値は十分に小さなものとなり、各
セル行に信号が到達までの遅延時間は十分に小さく、か
つ互いにほぼ等しくなる。また、各セル行内でクロック
信号を必要とする例えばフリップフロップ・セル（F/
F）等のスタンダードセル22にはそのセル行に対応して
設けられたセル行用配線（16）を介して各信号接続用セ
ル13からクロック信号が供給されるので、通常の配線幅
を持つセル行用配線16の配線長を最少にでき、この結
果、クロックスキュー等の問題も解決することができ
る。
した部分のみの等価回路図である。図中、太幅で示され
た配線21は各信号接続用セル13内の広い配線幅を持つ入
力側配線17とセル間配線14によるものである。図示する
ようにクロックドライバー・セル15Aから出力されるク
ロック信号は上記配線21を介して各セル行位置まで伝播
されている。この配線幅は広くされており、かつ第１図
に示すように一直線状に延長され、配線長が最少にされ
ているので、その抵抗値は十分に小さなものとなり、各
セル行に信号が到達までの遅延時間は十分に小さく、か
つ互いにほぼ等しくなる。また、各セル行内でクロック
信号を必要とする例えばフリップフロップ・セル（F/
F）等のスタンダードセル22にはそのセル行に対応して
設けられたセル行用配線（16）を介して各信号接続用セ
ル13からクロック信号が供給されるので、通常の配線幅
を持つセル行用配線16の配線長を最少にでき、この結
果、クロックスキュー等の問題も解決することができ
る。
このように上記実施例によればクロック信号を伝播す
るための信号線の配線長の短縮化並びに低抵抗化が図ら
れ、これによってクロック信号の位相ずれ発生を抑制す
ることができ、かつ末端部における波形のなまりも低減
することができる。
るための信号線の配線長の短縮化並びに低抵抗化が図ら
れ、これによってクロック信号の位相ずれ発生を抑制す
ることができ、かつ末端部における波形のなまりも低減
することができる。
第４図はこの発明をスタンダードセル方式のICに実施
した場合の他の実施例によるICチップの構成を示すパタ
ーン平面図である。この実施例ではセル行用配線16を２
個のセル行毎に設けるようにしたものである。このよう
な構成によれば、クロック信号を伝播するための配線の
配線長がさらに短縮化され、クロック信号によるセルの
駆動能力はさらに向上する。
した場合の他の実施例によるICチップの構成を示すパタ
ーン平面図である。この実施例ではセル行用配線16を２
個のセル行毎に設けるようにしたものである。このよう
な構成によれば、クロック信号を伝播するための配線の
配線長がさらに短縮化され、クロック信号によるセルの
駆動能力はさらに向上する。
第５図はこの発明をスタンダードセル方式のICに実施
した場合のさらに他の実施例による信号接続用セル及び
この信号接続用と接続されるセル間配線の構成を示すパ
ターン平面図である。この実施例で使用される信号接続
用セル33は例えばアルミニウムなどの金属配線層による
入力側配線37と出力側配線38及び増幅器39とを備えてお
り、増幅器39はこの入力側配線37と出力側配線38との間
に接続されている。
した場合のさらに他の実施例による信号接続用セル及び
この信号接続用と接続されるセル間配線の構成を示すパ
ターン平面図である。この実施例で使用される信号接続
用セル33は例えばアルミニウムなどの金属配線層による
入力側配線37と出力側配線38及び増幅器39とを備えてお
り、増幅器39はこの入力側配線37と出力側配線38との間
に接続されている。
この信号接続用セルが設けられたICでは、セル間配線
も２種類の幅を持つ配線34Aと34Bで構成されており、信
号接続用セル内の入力側配線37は通常の配線幅よりも広
くされたセル間配線34Aと、出力側配線38は通常の配線
幅のセル間配線34Bとそれぞれ接続されている。さら
に、信号接続用セル内の出力側配線38は前記セル行用配
線16（第５図では図示せず）と接続されている。
も２種類の幅を持つ配線34Aと34Bで構成されており、信
号接続用セル内の入力側配線37は通常の配線幅よりも広
くされたセル間配線34Aと、出力側配線38は通常の配線
幅のセル間配線34Bとそれぞれ接続されている。さら
に、信号接続用セル内の出力側配線38は前記セル行用配
線16（第５図では図示せず）と接続されている。
第６図は上記第５図の信号接続用セルが設けられたIC
チップの構成を示すパターン平面図である。この実施例
では上記第５図に示すように、各信号接続用セル33内に
おいて、入力側配線37と出力側配線38との間に増幅器39
が接続されているので、各セル行に供給されるクロック
信号のセル駆動能力が向上する。
チップの構成を示すパターン平面図である。この実施例
では上記第５図に示すように、各信号接続用セル33内に
おいて、入力側配線37と出力側配線38との間に増幅器39
が接続されているので、各セル行に供給されるクロック
信号のセル駆動能力が向上する。
第７図は上記第５図の信号接続用セル及びこの信号接
続用と接続されるセル間配線が設けられたこの発明のさ
らに他の実施例によるICチップの構成を示すパターン平
面図である。この実施例は、前記第４図の実施例のとき
と同様にセル行用配線16を２個のセル行毎に設けるよう
にしたものである。このような構成によれば、クロック
信号を伝播するための配線の配線長がより短縮化され、
クロック信号によるセルの駆動能力はさらに向上する。
続用と接続されるセル間配線が設けられたこの発明のさ
らに他の実施例によるICチップの構成を示すパターン平
面図である。この実施例は、前記第４図の実施例のとき
と同様にセル行用配線16を２個のセル行毎に設けるよう
にしたものである。このような構成によれば、クロック
信号を伝播するための配線の配線長がより短縮化され、
クロック信号によるセルの駆動能力はさらに向上する。
第８図はこの発明の異なる実施例を示すパターン平面
図である。この実施例で使用される信号接続用セル33は
前記第５図のものと同様に入力側配線37と出力側配線38
及び増幅器39を備えているものであるが、セル間配線は
通常の幅よりも広い配線幅を持つ１種類の配線34Aのみ
で構成されており、信号接続用セル内の入力側配線37の
みがこれらのセル間配線34Aを介して相互に接続されて
いる。このようなICは各セル行内でクロック信号を必要
とするセルの数が平均化されている場合に有効である。
図である。この実施例で使用される信号接続用セル33は
前記第５図のものと同様に入力側配線37と出力側配線38
及び増幅器39を備えているものであるが、セル間配線は
通常の幅よりも広い配線幅を持つ１種類の配線34Aのみ
で構成されており、信号接続用セル内の入力側配線37の
みがこれらのセル間配線34Aを介して相互に接続されて
いる。このようなICは各セル行内でクロック信号を必要
とするセルの数が平均化されている場合に有効である。
なお、この発明は上記実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記各実施例では信号接続用セルを介してクロック
信号を伝播する場合について説明したが、これはその他
の一般的な信号を伝播する場合にも実施が可能であるこ
とはいうまでもない。
く種々の変形が可能であることはいうまでもない。例え
ば、上記各実施例では信号接続用セルを介してクロック
信号を伝播する場合について説明したが、これはその他
の一般的な信号を伝播する場合にも実施が可能であるこ
とはいうまでもない。
［発明の効果］ 以上説明したようにこの発明によれば、信号線の配線
長の短縮化並びに低抵抗化を図ることによって信号の位
相ずれ発生を抑制することができ、かつ末端部における
波形のなまりを低減することができる半導体集積回路装
置を提供することができる。
長の短縮化並びに低抵抗化を図ることによって信号の位
相ずれ発生を抑制することができ、かつ末端部における
波形のなまりを低減することができる半導体集積回路装
置を提供することができる。
第１図はこの発明をスタンダードセル方式のICに実施し
た場合のICチップの構成を示すパターン平面図、第２図
は実施例のICにおける信号接続用セルの具体的構成を示
すパターン平面図、第３図は上記実施例のICにおけるク
ロック信号に関係した部分のみの等価回路図、第４図は
この発明の他の実施例によるICチップの構成を示すパタ
ーン平面図、第５図はこの発明のさらに他の実施例によ
る信号接続用セルの構成を示すパターン平面図、第６図
は上記第５図の信号接続用セルが設けられたICチップの
構成を示すパターン平面図、第７図は上記第５図の信号
接続用セルが設けられたこの発明のさらに他の実施例に
よるICチップの構成を示すパターン平面図、第８図はこ
の発明の異なる実施例を示すパターン平面図、第９図は
従来のICのパターン平面図、第10図は上記従来のICにお
けるクロック信号に関係した部分のみの等価回路図であ
る。 10……ICチップ本体、11……セル行、12……マクロ・ブ
ロック、13,33……信号接続用セル、14,34A,34B……セ
ル間配線、15……I/Oセル、15A……クロックドライバー
・セル、16……セル行用配線、17,37……入力側配線、1
8,38……出力側配線、39……増幅器。
た場合のICチップの構成を示すパターン平面図、第２図
は実施例のICにおける信号接続用セルの具体的構成を示
すパターン平面図、第３図は上記実施例のICにおけるク
ロック信号に関係した部分のみの等価回路図、第４図は
この発明の他の実施例によるICチップの構成を示すパタ
ーン平面図、第５図はこの発明のさらに他の実施例によ
る信号接続用セルの構成を示すパターン平面図、第６図
は上記第５図の信号接続用セルが設けられたICチップの
構成を示すパターン平面図、第７図は上記第５図の信号
接続用セルが設けられたこの発明のさらに他の実施例に
よるICチップの構成を示すパターン平面図、第８図はこ
の発明の異なる実施例を示すパターン平面図、第９図は
従来のICのパターン平面図、第10図は上記従来のICにお
けるクロック信号に関係した部分のみの等価回路図であ
る。 10……ICチップ本体、11……セル行、12……マクロ・ブ
ロック、13,33……信号接続用セル、14,34A,34B……セ
ル間配線、15……I/Oセル、15A……クロックドライバー
・セル、16……セル行用配線、17,37……入力側配線、1
8,38……出力側配線、39……増幅器。
Claims (4)
- 【請求項１】複数個のスタンダードセルが配列された複
数のセル行と、 信号を伝播するための配線を含み、上記複数の各セル行
内に設けられ、各セル行内の複数個のスタンダードセル
と共に配列され、かつセル行間で一直線状となるような
位置にそれぞれ配置された信号接続用セルと、 上記信号接続用セルと接続されこの信号接続用セルで伝
播される信号を対応するセル行内のセルに供給する所定
の配線幅を持つセル行用配線と、 上記セル行用配線よりも広い配線幅を持ち上記信号接続
用セル同志を接続するように上記各セル行間に設けられ
たセル間配線 とを具備したことを特徴とする半導体集積回路装置。 - 【請求項２】前記信号接続用セルが、入力側配線、出力
側配線及び両配線を接続する接続部を有し、入力側配線
が出力側配線よりも広い配線幅を持つスタンダードセル
で構成されていることを特徴とする特許請求の範囲第１
項に記載の半導体集積回路装置。 - 【請求項３】前記スタンダードセル内の接続部が配線で
構成されている特許請求の範囲第２項に記載の半導体集
積回路装置。 - 【請求項４】前記スタンダードセル内の接続部が増幅器
で構成されている特許請求の範囲第２項に記載の半導体
集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62213545A JPH0828421B2 (ja) | 1987-08-27 | 1987-08-27 | 半導体集積回路装置 |
| US07/238,229 US4883980A (en) | 1987-08-27 | 1988-08-26 | Semiconductor IC (integrated circuit) device |
| DE88113947T DE3879813T2 (de) | 1987-08-27 | 1988-08-26 | Integrierte Halbleiterschaltung mit Signallinien. |
| EP88113947A EP0304930B1 (en) | 1987-08-27 | 1988-08-26 | Semiconductor integrated circuit device having signal lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62213545A JPH0828421B2 (ja) | 1987-08-27 | 1987-08-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6455841A JPS6455841A (en) | 1989-03-02 |
| JPH0828421B2 true JPH0828421B2 (ja) | 1996-03-21 |
Family
ID=16640970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62213545A Expired - Fee Related JPH0828421B2 (ja) | 1987-08-27 | 1987-08-27 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4883980A (ja) |
| EP (1) | EP0304930B1 (ja) |
| JP (1) | JPH0828421B2 (ja) |
| DE (1) | DE3879813T2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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