JPH03263225A - 命令再取出し処理方式 - Google Patents
命令再取出し処理方式Info
- Publication number
- JPH03263225A JPH03263225A JP6390090A JP6390090A JPH03263225A JP H03263225 A JPH03263225 A JP H03263225A JP 6390090 A JP6390090 A JP 6390090A JP 6390090 A JP6390090 A JP 6390090A JP H03263225 A JPH03263225 A JP H03263225A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- fetching
- register
- address
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
パイプライン制御を行うデータ処理装置において、先取
りした命令が無効となった時に命令の再取出しを行う命
令再取出し処理方式に関し。
りした命令が無効となった時に命令の再取出しを行う命
令再取出し処理方式に関し。
命令フェッチ制御部のハードウェア規模を削減すること
を目的とし。
を目的とし。
パイプライン制御を行うデータ処理装置において、先取
りした命令が無効であることを検出する手段と、命令再
取出しを行う場合に命令再取出し処理を行うマイクロプ
ログラムルーチンを起動する手段と、マイクロプログラ
ムルーチンによりレジスタ書込みバスを介して命令アド
レスレジスタを書き替える手段とを具備してなる。
りした命令が無効であることを検出する手段と、命令再
取出しを行う場合に命令再取出し処理を行うマイクロプ
ログラムルーチンを起動する手段と、マイクロプログラ
ムルーチンによりレジスタ書込みバスを介して命令アド
レスレジスタを書き替える手段とを具備してなる。
［産業上の利用分野］
本発明はパイプライン制御を行うデータ処理装置におい
て、先取りした命令が無効となった時に命令の再取出し
を行う命令再取出し処理方式に関するものである。
て、先取りした命令が無効となった時に命令の再取出し
を行う命令再取出し処理方式に関するものである。
命令再取出し等を行う命令実行制御回路は、できるだけ
小規模なハードウェアで構成できることが必要とされて
いる。
小規模なハードウェアで構成できることが必要とされて
いる。
［従来の技術］
バイブライン制御を行うデータ処理装置においては、処
理の高速化を図るため、命令の先取り制御が行われる。
理の高速化を図るため、命令の先取り制御が行われる。
このような命令先取り制御を行う装置では１例えば命令
先取りを行った主記憶領域に対してデータの格納が行わ
れるなど先取りした命令を変更するようなメモリ書込み
が行われた場合には、その先取りした命令が無効となり
、その時には命令の再取出しを行わなければならない。
先取りを行った主記憶領域に対してデータの格納が行わ
れるなど先取りした命令を変更するようなメモリ書込み
が行われた場合には、その先取りした命令が無効となり
、その時には命令の再取出しを行わなければならない。
命令間取出しに用いられる再取出し命令の命令アドレス
はプログラム状態語（ＰＳＷ）に保持されているが、従
来では、この再取出し命令アドレスを保持するＰＳＷ命
令アドレスレジスタからのバスを命令フェッチ制御に張
り、命令間取出し時にはこのバスを通じて命令フェッチ
制御部内の命令アドレスレジスタに再取出し命令のアド
レスをセットしている。
はプログラム状態語（ＰＳＷ）に保持されているが、従
来では、この再取出し命令アドレスを保持するＰＳＷ命
令アドレスレジスタからのバスを命令フェッチ制御に張
り、命令間取出し時にはこのバスを通じて命令フェッチ
制御部内の命令アドレスレジスタに再取出し命令のアド
レスをセットしている。
第５図には命令間取出し処理を行う従来の回路が示され
る。図中、−点鎖線より右側が命令フェッチ制御部であ
る。この命令フェッチ制御部は、命令フェッチの命令ア
ドレスを保持する命令アドレスレジスタＩ、命令アドレ
スレジスタ１の出力信号に＋８を加算してシーケンシャ
ル命令アドレスを逐次生成するＩＦＥＡＧ加算器２．レ
ジスタ書込みバス（ＡＲＣ１２バス）１３からのデータ
を保持するレジスタ３．レジスタ３のＧＰＲコピーに基
づいてブランチ命令実行時の命令アドレスを生成するＯ
Ｐ Ｅ Ａ、 Ｇ加算器４．命令アドレスレジスタ１
への入力信号を選択するためのＡＮＤ回路５〜７等を含
み構成される。
る。図中、−点鎖線より右側が命令フェッチ制御部であ
る。この命令フェッチ制御部は、命令フェッチの命令ア
ドレスを保持する命令アドレスレジスタＩ、命令アドレ
スレジスタ１の出力信号に＋８を加算してシーケンシャ
ル命令アドレスを逐次生成するＩＦＥＡＧ加算器２．レ
ジスタ書込みバス（ＡＲＣ１２バス）１３からのデータ
を保持するレジスタ３．レジスタ３のＧＰＲコピーに基
づいてブランチ命令実行時の命令アドレスを生成するＯ
Ｐ Ｅ Ａ、 Ｇ加算器４．命令アドレスレジスタ１
への入力信号を選択するためのＡＮＤ回路５〜７等を含
み構成される。
ここでＡＮＤ回！！８５に入力されるＲ３ＬＤ信号は命
令間取出し時の選択信号、ＡＮＤ回路６に入力される０
ＰＥＡＧ−Ｔｏ−ＩＡＲ信号はブランチ命令実行時の選
択信号、ＡＮＤ回路７に入力されるＩ ＦＥＡＧ−ＴＯ
−Ｉ ＡＲ倍信号シーケンシャル命令フェッチ時の選択
信号であり、これらの選択信号により命令アドレスレジ
スタｌに格納されるアドレス信号が選択される。
令間取出し時の選択信号、ＡＮＤ回路６に入力される０
ＰＥＡＧ−Ｔｏ−ＩＡＲ信号はブランチ命令実行時の選
択信号、ＡＮＤ回路７に入力されるＩ ＦＥＡＧ−ＴＯ
−Ｉ ＡＲ倍信号シーケンシャル命令フェッチ時の選択
信号であり、これらの選択信号により命令アドレスレジ
スタｌに格納されるアドレス信号が選択される。
また８はプログラム状態ＫＭ（ＰＳＷ）命令アドレスレ
ジスタ、９はＰＳＷ命令アドレスレジスタ８の出力に書
込みサイクル命令長コードＷＩＬＣを加算する加算器、
１０．ＩＩはＰＳＷ命令アドレスレジスタ８への入力信
号を選択するためのＡＮＤ回路である。
ジスタ、９はＰＳＷ命令アドレスレジスタ８の出力に書
込みサイクル命令長コードＷＩＬＣを加算する加算器、
１０．ＩＩはＰＳＷ命令アドレスレジスタ８への入力信
号を選択するためのＡＮＤ回路である。
ここでＡＲＣｌ ２は演算ユニットからの演算結果デー
タ、ＷＩＬＣは書込みサイクルの命令長コード、５ＥＬ
−ＡＲＣ１，２−ＰＳＷＩ ＡＲはＰＳＷ命令アドレス
レジスタ８にＡＲＣ１２信号をセットする時の選択信号
、５ＥＬ−ＷＩ ＬＣ−ＰＳＷＩＡＲはＰＳＷ命令アド
レスレジスタ８に命令長コードを加算したシーケンシャ
ルアドレスをセットする時の選択信号である。
タ、ＷＩＬＣは書込みサイクルの命令長コード、５ＥＬ
−ＡＲＣ１，２−ＰＳＷＩ ＡＲはＰＳＷ命令アドレス
レジスタ８にＡＲＣ１２信号をセットする時の選択信号
、５ＥＬ−ＷＩ ＬＣ−ＰＳＷＩＡＲはＰＳＷ命令アド
レスレジスタ８に命令長コードを加算したシーケンシャ
ルアドレスをセットする時の選択信号である。
ＰＳＷ命令アドレスレジスタ８と命令フェッチ制御部の
間にはＰＳＷバス１２が張られており。
間にはＰＳＷバス１２が張られており。
またレジスタ３には演算ユニットからの演算結果ＡＲＣ
１２をセットするためのレジスタ書込みバス１３が張ら
れている。
１２をセットするためのレジスタ書込みバス１３が張ら
れている。
この従来回路においては、ｐｓｗ命令アドレスレジスタ
８は、プログラム状態語ＰＳＷのロード時に、ＡＲＣ１
２信号により命令取出し用の命令アドレスがセットされ
、以降はＰＳＷ命令アドレスレジスタ８の格納アドレス
が加算器９で命令長コードＷＩ ＬＣだけインクリメン
トされるようになっている。したがってＰＳＷ命令アド
レスレジスタ８には次に実行される命令のアドレスが保
持される。
８は、プログラム状態語ＰＳＷのロード時に、ＡＲＣ１
２信号により命令取出し用の命令アドレスがセットされ
、以降はＰＳＷ命令アドレスレジスタ８の格納アドレス
が加算器９で命令長コードＷＩ ＬＣだけインクリメン
トされるようになっている。したがってＰＳＷ命令アド
レスレジスタ８には次に実行される命令のアドレスが保
持される。
命令アドレスレジスタｌは９通常時にはＩＦＥＡＧ加算
器２からのシーケンシャル命令アドレスが、またブラン
チ命令実行時には０ＰＥＡＧ加算器４からのブランチ先
命令アドレスがセットされる。Ｒ３ＩＤはリストアステ
ートを意味する選択信号であり、このＲ５ＩＤ選択信号
により命令間取出し時にＰＳＷ命令アドレスレジスタ８
の内容をＡＮＤ回路５を経由して命令アドレスレジスタ
１にセットする。
器２からのシーケンシャル命令アドレスが、またブラン
チ命令実行時には０ＰＥＡＧ加算器４からのブランチ先
命令アドレスがセットされる。Ｒ３ＩＤはリストアステ
ートを意味する選択信号であり、このＲ５ＩＤ選択信号
により命令間取出し時にＰＳＷ命令アドレスレジスタ８
の内容をＡＮＤ回路５を経由して命令アドレスレジスタ
１にセットする。
レジスタ書坏みバス１３は１／ジスタ３への書込みバス
であり、このレジスタ書込みバス１３を介して演算ユニ
ットから汎用レジスタのデータがＧＰＲコピーであるレ
ジスタ３にセットされる。このＧＰＲコピーはＯＦ’
Ｅ Ａ Ｇ加算器４で加算されてブランチ命令時の命令
アドレスとなる。
であり、このレジスタ書込みバス１３を介して演算ユニ
ットから汎用レジスタのデータがＧＰＲコピーであるレ
ジスタ３にセットされる。このＧＰＲコピーはＯＦ’
Ｅ Ａ Ｇ加算器４で加算されてブランチ命令時の命令
アドレスとなる。
０ＰＥＡＧ加算器４からの出力信号はブランチ命令実行
時にＡＮＤ回路６を経由して命令アドレスレジスタｌに
セットされる。それ以外の場合には、命令アドレスレジ
スタ１には、シーケンシャル命令アドレスを発生するＩ
ＦＥＡＧ加Ｗ器２で＋８ずつインクリメントされたｆ直
がセットされる。
時にＡＮＤ回路６を経由して命令アドレスレジスタｌに
セットされる。それ以外の場合には、命令アドレスレジ
スタ１には、シーケンシャル命令アドレスを発生するＩ
ＦＥＡＧ加Ｗ器２で＋８ずつインクリメントされたｆ直
がセットされる。
第６図には従来方式による命令間取出し処理時のタイム
チャートが示される。ここでプロセスステートはｉ、ｉ
Ｔ、ｉ Ｂ、Ｄ、Ａ、’ｆ″、Ｂ、Ｅ。
チャートが示される。ここでプロセスステートはｉ、ｉ
Ｔ、ｉ Ｂ、Ｄ、Ａ、’ｆ″、Ｂ、Ｅ。
Ｗの各フェーズからなり、ｉ、ｉＴ、ｉＢは命令アドレ
スのアドレス変換や命令読出しを行うためのフェーズ、
Ｄは命令解読フェーズ、Ａはオペランドアドレスのアド
レス計算フェーズ、Ｔはオペランドアドレスのアドレス
変換フェーズ、Ｂはバッファ記憶からのオペランド読出
しフェーズ。
スのアドレス変換や命令読出しを行うためのフェーズ、
Ｄは命令解読フェーズ、Ａはオペランドアドレスのアド
レス計算フェーズ、Ｔはオペランドアドレスのアドレス
変換フェーズ、Ｂはバッファ記憶からのオペランド読出
しフェーズ。
Ｅは演算フェーズ、Ｗは結果の格納フェーズである。
プロセスステート（Ｉ）では、命令が主記憶から取り出
されて順次にバイブラインに投入され実行される。ここ
でストアを行うＷフェーズで、先取りした命令を変更す
るような、メモリ書込み等を行ったために命令間取出し
を指示する信号が発生したものとする。この命令間取出
しを行うか否かは、ストアを行う命令の処理中にストア
のオペうンドアドレスとストア命令の命令アドレスとを
比較することで判定できる。
されて順次にバイブラインに投入され実行される。ここ
でストアを行うＷフェーズで、先取りした命令を変更す
るような、メモリ書込み等を行ったために命令間取出し
を指示する信号が発生したものとする。この命令間取出
しを行うか否かは、ストアを行う命令の処理中にストア
のオペうンドアドレスとストア命令の命令アドレスとを
比較することで判定できる。
命令間取出しが指示されると、リストアステート（■）
に遷移し、バイブラインをクリアする。
に遷移し、バイブラインをクリアする。
再取出し命令の命令アドレスは、プロセスステート（Ｉ
）のＷフェーズで生成されるプログラム状態語ＰＳＷ中
に存在する。
）のＷフェーズで生成されるプログラム状態語ＰＳＷ中
に存在する。
そして、命令間取出し時にはＲ３ＩＤ信号かオンとなっ
て、Ｉ）ＳＷ命令アドレスレジスタ８に格納された再取
出し命令アドレスがＰＳＷバス１２とＡＮＤ回路５を経
由して命令アドレスレジスタ１にセットされ、それによ
りストア命令の次命令から命令間取出しが行われ、その
命令が実行される。
て、Ｉ）ＳＷ命令アドレスレジスタ８に格納された再取
出し命令アドレスがＰＳＷバス１２とＡＮＤ回路５を経
由して命令アドレスレジスタ１にセットされ、それによ
りストア命令の次命令から命令間取出しが行われ、その
命令が実行される。
［発明が解決しようとする課題］
従来回路では、命令フェッチ制御部に対して。
ブランチ命令で命令アドレスを計算するために用いる汎
用レジスタ書込み用のレジスタ書込みバス１３と、ｐｓ
ｗ命令アドレスレジスタ８から命令間取出し用のアドレ
スをセットするためのＰＳＷバス１２とが弓長られてし
）る。
用レジスタ書込み用のレジスタ書込みバス１３と、ｐｓ
ｗ命令アドレスレジスタ８から命令間取出し用のアドレ
スをセットするためのＰＳＷバス１２とが弓長られてし
）る。
一方、命令フェッチ制御部は通常−つのＬＳＩ回路で構
成されているため、上述のような構成とした場合、命令
フェッチ制御部のハードウェア量、とりわけ入出力ビン
の数が多数必要となってしま・う。
成されているため、上述のような構成とした場合、命令
フェッチ制御部のハードウェア量、とりわけ入出力ビン
の数が多数必要となってしま・う。
しかしながら、通常、命令間取出し処理が生じる頻度は
少ないものであるため、このような命令間取出し処理の
ために人出力ビン数が増えハードウェア規模が増大する
ことは好ましくなく、かかる人出力ビン数を削減できる
回路が望まれる。
少ないものであるため、このような命令間取出し処理の
ために人出力ビン数が増えハードウェア規模が増大する
ことは好ましくなく、かかる人出力ビン数を削減できる
回路が望まれる。
したがって本発明の目的は命令フェッチ制御部のハード
ウェア規模を削減することかできる命令間取出し処理方
式を提供することにある。
ウェア規模を削減することかできる命令間取出し処理方
式を提供することにある。
［課題を解決するための手段］
第１図は本発明に係る原理説明図である。
本発明に係る命令間取出し処理方式は、バイブライン制
御を行うデータ処理装置において、先取りした命令が無
効であることを検出する手段３１と、命令間取出しを行
う場合に命令間取出し処理を行うマイクロプログラムル
ーチンを起動する手段３２と、マイクロプログラムルー
チンによりレジスタ書込みバスを介して命令アドレスレ
ジスタを書き賛える手段３３とを具備してなる。
御を行うデータ処理装置において、先取りした命令が無
効であることを検出する手段３１と、命令間取出しを行
う場合に命令間取出し処理を行うマイクロプログラムル
ーチンを起動する手段３２と、マイクロプログラムルー
チンによりレジスタ書込みバスを介して命令アドレスレ
ジスタを書き賛える手段３３とを具備してなる。
［作用］
先取りした命令が、現命令の実行によりその内容を変更
するようなメモリ書込みが行われるなど無効となった場
合、命令の再取出しが行われる。
するようなメモリ書込みが行われるなど無効となった場
合、命令の再取出しが行われる。
この時、再取出し命令アドレスは現命令で生成されたプ
ログラム状態語中に存在するので、この再取出し命令ア
ドレスを９割り込み時、主記憶格納のために読み出すバ
スより、演算制御部を経由し、レジスタ書込みバスより
命令アドレスレジスタに設定するようにする。これによ
り、再取出し命令アドレスを命令アドレスレジスタに設
定するための専用的なＰＳＷバスを削減することができ
る。
ログラム状態語中に存在するので、この再取出し命令ア
ドレスを９割り込み時、主記憶格納のために読み出すバ
スより、演算制御部を経由し、レジスタ書込みバスより
命令アドレスレジスタに設定するようにする。これによ
り、再取出し命令アドレスを命令アドレスレジスタに設
定するための専用的なＰＳＷバスを削減することができ
る。
［実施例コ
以下９図面を参照して本発明の詳細な説明する。
第２図には本発明の一実施例としての命令再取出し処理
方式による命令フェッチ制御部のブロック構成が示され
る。
方式による命令フェッチ制御部のブロック構成が示され
る。
第２図中、１は命令アドレスレジスタ、２はＩＦＥＡＧ
加算器、３はレジスタ、４は０ＰＥＡＧ加算器、５〜７
はＡＮＤ回路であり、これらは第５図に同一番号で示さ
れた回路と同一の機能を持つものである。
加算器、３はレジスタ、４は０ＰＥＡＧ加算器、５〜７
はＡＮＤ回路であり、これらは第５図に同一番号で示さ
れた回路と同一の機能を持つものである。
第５図との相違点として、ＡＮＤ回路５には。
ＰＳＷ命令アドレスレジスタ８からのＰＳＷバス１２に
代わってレジスタ書込みバス１３が導かれており、それ
によりこのレジスタ書込みバス１３から再取出し命令ア
ドレスを直接に命令アドレスレジスタｌにセットするこ
とが可能なようになっている。また選択信号として、５
ＥＬ−ＡＲＣＩ２−ＩＡＲ信号が入力されている。この
５ＥＬ−ＡＲＣ１２−ＩＲＡ信号はマイクロプログラム
で指令する信号であり、再取出し命令アドレスを命令ア
ドレスレジスタｌにセットするタイミングをマイクロプ
ログラムで与えることができる。
代わってレジスタ書込みバス１３が導かれており、それ
によりこのレジスタ書込みバス１３から再取出し命令ア
ドレスを直接に命令アドレスレジスタｌにセットするこ
とが可能なようになっている。また選択信号として、５
ＥＬ−ＡＲＣＩ２−ＩＡＲ信号が入力されている。この
５ＥＬ−ＡＲＣ１２−ＩＲＡ信号はマイクロプログラム
で指令する信号であり、再取出し命令アドレスを命令ア
ドレスレジスタｌにセットするタイミングをマイクロプ
ログラムで与えることができる。
第３図には命令再取出しマイクロプログラムを起動する
回路が示される。図中、２１〜２３はラッチであり、各
ラッチ２１〜２３の出力信号はエンコーダ２４とＯＲ回
路２５に入力されている。ここでラッチ２１に入力され
るｗ−ｓｖｃ信号は書込みサイクルのスーパバイザコー
ル割込みを起動する信号、ラッチ２２に入力されるＷ−
ＸＶ信号はプログラム割込みを起動する信号、ラッチ２
３に入力されるＷ−ＲＩ ＦＣＨ−ＮＥＸＴ信号は命令
再取出しルーチンを起動する信号である。Ｗ−ＸＶ信号
は一つに限られず９割込みの数だけ同様なラッチが用意
される。
回路が示される。図中、２１〜２３はラッチであり、各
ラッチ２１〜２３の出力信号はエンコーダ２４とＯＲ回
路２５に入力されている。ここでラッチ２１に入力され
るｗ−ｓｖｃ信号は書込みサイクルのスーパバイザコー
ル割込みを起動する信号、ラッチ２２に入力されるＷ−
ＸＶ信号はプログラム割込みを起動する信号、ラッチ２
３に入力されるＷ−ＲＩ ＦＣＨ−ＮＥＸＴ信号は命令
再取出しルーチンを起動する信号である。Ｗ−ＸＶ信号
は一つに限られず９割込みの数だけ同様なラッチが用意
される。
エンコーダ２４はラッチ２１〜２３の出力信号をエンコ
ードして、該当する起動信号により起動されるマイクロ
プログラムのアドレス■を生成し出力する。すなわちｗ
−ｓｖｃ信号入力時にはスーパバイザコール割込みルー
チンのアドレスが、Ｗ−ＸＶ信号入力時にはプログラム
割込みルーチンのアドレスが、またＷ−ＲＥＦＣＨ−Ｎ
ＥＸＴ信号入力時には命令再取出しルーチンのアドレス
がそれぞれ生成されて起動される。
ードして、該当する起動信号により起動されるマイクロ
プログラムのアドレス■を生成し出力する。すなわちｗ
−ｓｖｃ信号入力時にはスーパバイザコール割込みルー
チンのアドレスが、Ｗ−ＸＶ信号入力時にはプログラム
割込みルーチンのアドレスが、またＷ−ＲＥＦＣＨ−Ｎ
ＥＸＴ信号入力時には命令再取出しルーチンのアドレス
がそれぞれ生成されて起動される。
ＯＲ回路２５はこれらラッチ２１〜２３からの出力信号
が入力されており、これらの論理和信号■はエンドプロ
セスステートに遷移するための信号となる。
が入力されており、これらの論理和信号■はエンドプロ
セスステートに遷移するための信号となる。
以下、実施例回路の動作を第４図を参照しつつ説明する
。ここで第４図は実施例回路による命令再取出し処理時
のタイムチャートである。
。ここで第４図は実施例回路による命令再取出し処理時
のタイムチャートである。
いまプロセスステート（Ｉ）で命令を実行した結果、先
取りした命令がメモリ書込み等により変更されて無効と
なり、命令の再取出しが必要と判断されたものとする。
取りした命令がメモリ書込み等により変更されて無効と
なり、命令の再取出しが必要と判断されたものとする。
この命令再取出しの判断は、プロセスステート（Ｉ）の
Ｔフェーズで、ストアを行う命令の処理中にストアのオ
ペランドアドレスとストア命令の命令アドレスとを比較
することで行える。
Ｔフェーズで、ストアを行う命令の処理中にストアのオ
ペランドアドレスとストア命令の命令アドレスとを比較
することで行える。
命令再取出しと判断されると、Ｗ−ＲＩＦＣＨ−ＮＥＸ
Ｔ起動信号が発生され、ストア命令の処理終了後、プロ
セスステート（Ｉ）からリストアステート（ＩＩ）に遷
移してパイプラインがクリアされる。さらにエンコーダ
２４から命令再取出しルーチンのアドレスが出力されて
、エンドプロセスステート（１０３に遷移して命令再取
出しルーチンが起動される。
Ｔ起動信号が発生され、ストア命令の処理終了後、プロ
セスステート（Ｉ）からリストアステート（ＩＩ）に遷
移してパイプラインがクリアされる。さらにエンコーダ
２４から命令再取出しルーチンのアドレスが出力されて
、エンドプロセスステート（１０３に遷移して命令再取
出しルーチンが起動される。
エンドプロセスステート（ＩＩＩ）では、そのＢフェー
ズにおいて、ｐｓｗ命令アドレスレジスタ８にセットさ
れた再取出し命令の命令アドレスが演算制御部に受は渡
される。ここでＰＳＷ命令アドレスレジスタ８には、プ
ロセスステート（１）において、再取出し命令アドレス
が保持されている。
ズにおいて、ｐｓｗ命令アドレスレジスタ８にセットさ
れた再取出し命令の命令アドレスが演算制御部に受は渡
される。ここでＰＳＷ命令アドレスレジスタ８には、プ
ロセスステート（１）において、再取出し命令アドレス
が保持されている。
さらにエンドプロセスステート（ＩＩＩ）のＷフェーズ
においては、演算制御部に受は渡された再取出し命令の
命令アドレスが、レジスタ書込みバス１３を介して命令
フェッチ制御部に送られる。命令フェッチ制御部では、
５ＥＬ−ＡＲＣＩ２−ＩＲＡ信号がオンとなっており、
それによりレジスタ書込みバス１３を経由してきた再取
出し命令アドレスはＡＮＤ回路５を通って命令アドレス
レジスタｌにセットされる。
においては、演算制御部に受は渡された再取出し命令の
命令アドレスが、レジスタ書込みバス１３を介して命令
フェッチ制御部に送られる。命令フェッチ制御部では、
５ＥＬ−ＡＲＣＩ２−ＩＲＡ信号がオンとなっており、
それによりレジスタ書込みバス１３を経由してきた再取
出し命令アドレスはＡＮＤ回路５を通って命令アドレス
レジスタｌにセットされる。
したがってこの処理に必要な回路は９割込み時にプログ
ラム状態語ＰＳＷを主記憶にストアするために既に存在
する回路をそのまま利用することができる。
ラム状態語ＰＳＷを主記憶にストアするために既に存在
する回路をそのまま利用することができる。
この後に、プロセスステート（ＩＶ）に遷移し。
それによりフロー■のｉフェーズから命令アドレスレジ
スタ１の再取出し命令のアドレスがバイブラインに送ら
れて、命令再取出し処理が実行される。
スタ１の再取出し命令のアドレスがバイブラインに送ら
れて、命令再取出し処理が実行される。
［発明の効果］
以上説明したように９本発明によれば、命令再取出し処
理をするにあたって９再取出し命令アドレスを命令アド
レスレジスタヘセットする処理を、ｐｓｗ命令アドレス
レジスタからＰＳＷバスを介して行う代わりに、既存の
レジスタ書込みバスを介して行うことが可能となり、し
たがってＰＳＷバスを削減することができ、これにより
命令フェッチ制御部の入出力ビン数をＰＳＷバスの分だ
け削減して命令フェッチ制御部のハードウェアの小型化
を図ることができる。
理をするにあたって９再取出し命令アドレスを命令アド
レスレジスタヘセットする処理を、ｐｓｗ命令アドレス
レジスタからＰＳＷバスを介して行う代わりに、既存の
レジスタ書込みバスを介して行うことが可能となり、し
たがってＰＳＷバスを削減することができ、これにより
命令フェッチ制御部の入出力ビン数をＰＳＷバスの分だ
け削減して命令フェッチ制御部のハードウェアの小型化
を図ることができる。
第１図は本発明に係る原理説明図。
第２図は本発明の一実施例としての命令再取出し処理方
式による命令フェッチ制御部の構成を示すブロック図。 第３図は実施例における命令再取出しマイクロプログラ
ムを起動する回路を示すブロック図。 第４図は実施例における命令再取出し処理時のタイムチ
ャート 第５図は従来の命令再取出しを行う回路を示すブロック
図、および。 第６図は従来方式による命令再取出し処理時のタイムチ
ャートである。 図において。 １−・・命令アドレスレジスタ ２・・−ＩＦＥＡＧ加算器 ３・・・レジスタ ４・・・０ＰＥＡＧ加算器 ５．６，７，１０．１１・・・ＡＮＤ回路８・・・ＰＳ
Ｗ命令アドレスレジスタ ９・・・ＷＩ ＬＣ加算器 ２１〜２３・・・ラッチ ２４・・・エンコーダ ２５・・・ＯＲ回路
式による命令フェッチ制御部の構成を示すブロック図。 第３図は実施例における命令再取出しマイクロプログラ
ムを起動する回路を示すブロック図。 第４図は実施例における命令再取出し処理時のタイムチ
ャート 第５図は従来の命令再取出しを行う回路を示すブロック
図、および。 第６図は従来方式による命令再取出し処理時のタイムチ
ャートである。 図において。 １−・・命令アドレスレジスタ ２・・−ＩＦＥＡＧ加算器 ３・・・レジスタ ４・・・０ＰＥＡＧ加算器 ５．６，７，１０．１１・・・ＡＮＤ回路８・・・ＰＳ
Ｗ命令アドレスレジスタ ９・・・ＷＩ ＬＣ加算器 ２１〜２３・・・ラッチ ２４・・・エンコーダ ２５・・・ＯＲ回路
Claims (1)
- 【特許請求の範囲】 １、パイプライン制御を行うデータ処理装置において、 先取りした命令が無効であることを検出する手段（３１
）と、 命令再取出しを行う場合に命令再取出し処理を行うマイ
クロプログラムルーチンを起動する手段（３２）と、 該マイクロプログラムルーチンによりレジスタ書込みバ
スを介して命令アドレスレジスタを書き替える手段（３
３）とを具備してなる命令再取出し処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6390090A JPH03263225A (ja) | 1990-03-14 | 1990-03-14 | 命令再取出し処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6390090A JPH03263225A (ja) | 1990-03-14 | 1990-03-14 | 命令再取出し処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263225A true JPH03263225A (ja) | 1991-11-22 |
Family
ID=13242651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6390090A Pending JPH03263225A (ja) | 1990-03-14 | 1990-03-14 | 命令再取出し処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263225A (ja) |
-
1990
- 1990-03-14 JP JP6390090A patent/JPH03263225A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0380850B1 (en) | Method and digital computer for preproccessing multiple instructions | |
| US7694109B2 (en) | Data processing apparatus of high speed process using memory of low speed and low power consumption | |
| KR920006275B1 (ko) | 데이타 처리 장치 | |
| JPH09120360A (ja) | ロード命令を実行する実行ユニットを具備するデータ・プロセッサおよびその動作方法 | |
| US5905881A (en) | Delayed state writes for an instruction processor | |
| JPH02130634A (ja) | プロセッサシステム、コンピュータシステム及び命令処理方法 | |
| JP2000222206A (ja) | データ処理装置 | |
| JPS5831014B2 (ja) | 命令先取り装置 | |
| JP3919802B2 (ja) | プロセッサ、およびプロセッサにおいて命令演算をスケジューリングするための方法 | |
| US6108768A (en) | Reissue logic for individually reissuing instructions trapped in a multiissue stack based computing system | |
| EP0772819B1 (en) | Apparatus and method for efficiently determining addresses for misaligned data stored in memory | |
| US6275903B1 (en) | Stack cache miss handling | |
| US6170050B1 (en) | Length decoder for variable length data | |
| JP2001522082A (ja) | より小さな数の分岐予測および代替ターゲットを用いて近似的により大きな数の分岐予測をすること | |
| JP3490005B2 (ja) | 命令制御装置及びその方法 | |
| US6175909B1 (en) | Forwarding instruction byte blocks to parallel scanning units using instruction cache associated table storing scan block boundary information for faster alignment | |
| JP2001356905A (ja) | スタックに基づいたパイプライン型プロセッサにおけるレジスタ依存性を取扱うシステム及び方法 | |
| JPH0222413B2 (ja) | ||
| WO1984000833A1 (en) | Pre-execution next address calculating mechanism | |
| JP3461887B2 (ja) | 可変長パイプライン制御装置 | |
| JPH06131180A (ja) | 命令処理方式および命令処理装置 | |
| JP2685713B2 (ja) | データ処理装置 | |
| JP3476314B2 (ja) | マイクロプロセッサ | |
| JPS63293638A (ja) | データ処理装置 | |
| JP2819753B2 (ja) | パイプライン・マイクロプロセッサ |