JPH03263329A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03263329A JPH03263329A JP4008490A JP4008490A JPH03263329A JP H03263329 A JPH03263329 A JP H03263329A JP 4008490 A JP4008490 A JP 4008490A JP 4008490 A JP4008490 A JP 4008490A JP H03263329 A JPH03263329 A JP H03263329A
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- JP
- Japan
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- gate electrode
- film
- diffusion region
- laminated
- side wall
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置の製造方法に関し、更に詳しくは
サイドウオールを有するゲート電極部をマスクとしてシ
リコン基板上に拡散領域を形成してなる、いわゆるＬＤ
Ｄ構造のＭＯ３型メモリセルの製造方法に関するもので
ある。
サイドウオールを有するゲート電極部をマスクとしてシ
リコン基板上に拡散領域を形成してなる、いわゆるＬＤ
Ｄ構造のＭＯ３型メモリセルの製造方法に関するもので
ある。
（ロ）従来の技術
従来のこの種方法としては、第２図１こ示すように、ま
ず、Ｓｉ基板２１上に、ゲート酸化膜２２を介してゲー
ト材料としてのポリシリコン層、あるいはポリシリコン
層上にゲート特性を高く維持するためのＮＳＣ層を順次
積層し、ゲート電極作成用の所定パターンのレジスト層
２５を用い、フォトエツチングをおこなって上面にＮ５
ＧＩＩ！２４を有するゲート電極２３のゲート電極部３
０を形威し［第２図（ａ）参照］、レジスト層２５を除
去した後、ゲート電極部３０を含むＳｉ基板２１上に５
ｈｏｔ層を積層した後、これをＲＩＥにてエツチングし
てサイドウオール２６を形成する［第２図（ｂ）参照］
。
ず、Ｓｉ基板２１上に、ゲート酸化膜２２を介してゲー
ト材料としてのポリシリコン層、あるいはポリシリコン
層上にゲート特性を高く維持するためのＮＳＣ層を順次
積層し、ゲート電極作成用の所定パターンのレジスト層
２５を用い、フォトエツチングをおこなって上面にＮ５
ＧＩＩ！２４を有するゲート電極２３のゲート電極部３
０を形威し［第２図（ａ）参照］、レジスト層２５を除
去した後、ゲート電極部３０を含むＳｉ基板２１上に５
ｈｏｔ層を積層した後、これをＲＩＥにてエツチングし
てサイドウオール２６を形成する［第２図（ｂ）参照］
。
次に、ゲート電極部３０とサイドウオール２６をマスク
としてＡｓイオン２７の注入をおこない［第２図（ｃ）
参照］、続いて、熱処理を付してＳｉ基板２１上にソー
ス、ドレインの拡散領域２８を形成する［第２図（ｄ）
参照］。
としてＡｓイオン２７の注入をおこない［第２図（ｃ）
参照］、続いて、熱処理を付してＳｉ基板２１上にソー
ス、ドレインの拡散領域２８を形成する［第２図（ｄ）
参照］。
しかる後、全面に層間絶縁膜としてのＢＰＳＧ膜を積層
した後、ＢＰＳＧ膜にコンタクトホールを拡散領域２８
まで貫通するよう形成し、メタル配線をおこなってＭＯ
９Ｏ９型メモリセル成する。
した後、ＢＰＳＧ膜にコンタクトホールを拡散領域２８
まで貫通するよう形成し、メタル配線をおこなってＭＯ
９Ｏ９型メモリセル成する。
（ハ）発明が解決しようとする課題
しかし、Ａｓイオンの注入２７と熱処理によってサイド
ウオールエツジ部分２６ａ［第２図（ｄ）参照］や拡散
領域２８に結晶欠陥が発生するおそれがある。
ウオールエツジ部分２６ａ［第２図（ｄ）参照］や拡散
領域２８に結晶欠陥が発生するおそれがある。
すなわち、サイドウオール２６の形成の際にＲＩＥにて
エツチングをおこなうかあ、サイドウオールエツジ部分
２６ａはＳｉ基板表面に対して急峻に落ち込む形状に形
成され、しかも次工程のＡＳイオン注入の際に、Ｓｉ基
板２１の特に拡散領域となる部分に酸素の巻き込みが発
生し、それによってＡｓがトラップされて結晶欠陥２８
ａの発生を助長する。
エツチングをおこなうかあ、サイドウオールエツジ部分
２６ａはＳｉ基板表面に対して急峻に落ち込む形状に形
成され、しかも次工程のＡＳイオン注入の際に、Ｓｉ基
板２１の特に拡散領域となる部分に酸素の巻き込みが発
生し、それによってＡｓがトラップされて結晶欠陥２８
ａの発生を助長する。
また、ＢＰＳＧ膜を形成する工程でこれが不純物となっ
て拡散領域２８に拡散するおそれがある。
て拡散領域２８に拡散するおそれがある。
その結果、電気的リークが発生し歩留りが低下する。
この発明は、ＬＤＤ構造を有する半導体装置を製造する
際に、拡散領域およびサイドウオールの結晶欠陥を防止
できろ半導体装置の製造方法を提供することを目的とす
るものである。
際に、拡散領域およびサイドウオールの結晶欠陥を防止
できろ半導体装置の製造方法を提供することを目的とす
るものである。
（ニ）課題を解決するための手段及び作用この発明は、
サイドウオールを有するゲート電極部をマスクとしてシ
リコン基板上に拡散領域を形成するに際して、ゲート電
極部にＳｉＯ２のサイドウオールを形成した後、ゲート
電極部およびサイドウオールを含むシリコン基板上面に
Ｓｔ！４膜を積層し、しかる後イオン注入および熱処理
をおこなって拡散領域を形成することを特徴とする半導
体装置の製造方法である。
サイドウオールを有するゲート電極部をマスクとしてシ
リコン基板上に拡散領域を形成するに際して、ゲート電
極部にＳｉＯ２のサイドウオールを形成した後、ゲート
電極部およびサイドウオールを含むシリコン基板上面に
Ｓｔ！４膜を積層し、しかる後イオン注入および熱処理
をおこなって拡散領域を形成することを特徴とする半導
体装置の製造方法である。
すなわち、この発明は、ＬＤＤ構造を有するゲート電極
部をマスクとしてイオン注入、熱処理をおこなってソー
ス、ドレインの拡散領域を形成する際、ＲＩＥにてゲー
ト電極部に５ｉｎ２のサイドウオールを形成した後、全
面にＳｉ３Ｎ４膜を堆積するようにしたので、サイドウ
オール形成時のＲＩＥダメージをＳｉ、Ｎ４膜で回復で
き、拡散領域になる部分に酸素が巻き込まれるのを抑制
できるとともに３− サイドウオールエツジ部分の形状が急峻になるのを防止
でき、熱処理の際にサイドウオールやソース、ドレイン
に発生する結晶欠陥を防止できる。
部をマスクとしてイオン注入、熱処理をおこなってソー
ス、ドレインの拡散領域を形成する際、ＲＩＥにてゲー
ト電極部に５ｉｎ２のサイドウオールを形成した後、全
面にＳｉ３Ｎ４膜を堆積するようにしたので、サイドウ
オール形成時のＲＩＥダメージをＳｉ、Ｎ４膜で回復で
き、拡散領域になる部分に酸素が巻き込まれるのを抑制
できるとともに３− サイドウオールエツジ部分の形状が急峻になるのを防止
でき、熱処理の際にサイドウオールやソース、ドレイン
に発生する結晶欠陥を防止できる。
この発明において、ゲート電極部とは、ゲート電極自体
であっても、上面にゲート特性を高く維持できるＮＳＣ
膜などの絶縁膜を有するゲート電極からなるものであっ
ても良い。
であっても、上面にゲート特性を高く維持できるＮＳＣ
膜などの絶縁膜を有するゲート電極からなるものであっ
ても良い。
この発明において、５ＬＮｔ膜の膜厚ｄは１００〜４０
０大が好ましい［第１図（ｂ）参照］。
０大が好ましい［第１図（ｂ）参照］。
（ホ）実施例
以下図に示す実施例にもとづいてこの発明を詳述する。
なお、これに上ってこの発明は限定を受けるものではな
い。
い。
第１図（ｅ）において、ＭＯ３型メモリセルは、Ｓｉ基
板ｌ上に５ｉ０２のゲート酸化膜２を介して、上面にＮ
Ｓ Ｃ膜４を有するポリシリコンのゲート電極３から
なるゲート電極部４３が形成され、このゲート電極部に
ＳｉＯ２のサイドウオール６が形成され、ゲート電極部
４３およびサイドウオール６を含Ｕ Ｓ ｉ基板上の全
面に膜厚ｄが２００ÅのＳｉ３Ｎ、膜９が形成され、さ
らにそのＳｉ、Ｎ、膜上に、ソース、ドレインの拡散領
域１０に通ずるコンタクトホール１１とメタル配線部１
２が形成されたＢＰＳＧ膜１３が配設されている。
板ｌ上に５ｉ０２のゲート酸化膜２を介して、上面にＮ
Ｓ Ｃ膜４を有するポリシリコンのゲート電極３から
なるゲート電極部４３が形成され、このゲート電極部に
ＳｉＯ２のサイドウオール６が形成され、ゲート電極部
４３およびサイドウオール６を含Ｕ Ｓ ｉ基板上の全
面に膜厚ｄが２００ÅのＳｉ３Ｎ、膜９が形成され、さ
らにそのＳｉ、Ｎ、膜上に、ソース、ドレインの拡散領
域１０に通ずるコンタクトホール１１とメタル配線部１
２が形成されたＢＰＳＧ膜１３が配設されている。
以下、製造方法について説明する。
第１図に示すように、まず、Ｓｉ基板り上に、ゲート酸
化膜２を介してゲート材料としてのポリシリコン層、Ｎ
ＳＧ層を順次積層し、ゲート電極形成用の所定パターン
のレジスト層５を用い、フォトエツチングをおこなって
上面にＮＳＣ膜４を有するゲート電極３のゲート電極部
４３を形成し［第１図（ａ）参照］、レジスト層５を除
去した後、これらの上に５ｉ０２層を積層した後、これ
をＲＩＥにてエツチングしてサイドウオール６を形威し
、続いて、全面に５ｉａＮ−膜９を膜厚ｄが２００Ａで
積層する［第１図（ｂ）参照］。
化膜２を介してゲート材料としてのポリシリコン層、Ｎ
ＳＧ層を順次積層し、ゲート電極形成用の所定パターン
のレジスト層５を用い、フォトエツチングをおこなって
上面にＮＳＣ膜４を有するゲート電極３のゲート電極部
４３を形成し［第１図（ａ）参照］、レジスト層５を除
去した後、これらの上に５ｉ０２層を積層した後、これ
をＲＩＥにてエツチングしてサイドウオール６を形威し
、続いて、全面に５ｉａＮ−膜９を膜厚ｄが２００Ａで
積層する［第１図（ｂ）参照］。
次に、ゲート電極部４３とサイドウオール６をマスクと
してＡｓイオン７をｔ ｘ ｔｏ” −ｔ ｘ ｔｏ１
６のドーズ量で注入をおこない［第１図（ｃ）参照］、
続いて、８００〜９５０℃の熱処理を付してＳｉ基板１
上にソース、ドレインの拡散領域ｌＯを形成する〔第１
図（、（）参照コ。
してＡｓイオン７をｔ ｘ ｔｏ” −ｔ ｘ ｔｏ１
６のドーズ量で注入をおこない［第１図（ｃ）参照］、
続いて、８００〜９５０℃の熱処理を付してＳｉ基板１
上にソース、ドレインの拡散領域ｌＯを形成する〔第１
図（、（）参照コ。
しかる後、全面に層間絶縁膜としてのＢＰＳＧ膜１３膜
種３した後、そのＢＰＳＧ膜にコンタクトホール１１を
拡散領域１０に貫通するよう形威し、メタル配線１２を
おこなってＭＯ３型メモリセルを形成する。
種３した後、そのＢＰＳＧ膜にコンタクトホール１１を
拡散領域１０に貫通するよう形威し、メタル配線１２を
おこなってＭＯ３型メモリセルを形成する。
このようにして従来法では、サイドウオール２６がＲＩ
ＥエッチやＡｓイオン２７の注入のダメージにさらに熱
処理が加わることで、サイドウオールエツジ部分２６ａ
や拡散領域２８に結晶欠陥２８ａが発生するのを防止で
きる。すなわち、本実施例では、５ｉＪ４膜９をサイド
ウオール６を含むＳｉ基板全面に堆積する事により、サ
イドウオールエツジ部分は急峻にならず、しかもＡｓイ
オン７の注入時も酸素の巻き込みがないため、Ａｓイオ
ン７がトラップされて拡散領域ＬＯやサイドウオールエ
ツジ部分６ａに結晶欠陥が発生するのを抑制できる。又
、ＢＰＳＧ膜１３中の不純物が拡散領域ｌＯに拡散する
のを防止できる。
ＥエッチやＡｓイオン２７の注入のダメージにさらに熱
処理が加わることで、サイドウオールエツジ部分２６ａ
や拡散領域２８に結晶欠陥２８ａが発生するのを防止で
きる。すなわち、本実施例では、５ｉＪ４膜９をサイド
ウオール６を含むＳｉ基板全面に堆積する事により、サ
イドウオールエツジ部分は急峻にならず、しかもＡｓイ
オン７の注入時も酸素の巻き込みがないため、Ａｓイオ
ン７がトラップされて拡散領域ＬＯやサイドウオールエ
ツジ部分６ａに結晶欠陥が発生するのを抑制できる。又
、ＢＰＳＧ膜１３中の不純物が拡散領域ｌＯに拡散する
のを防止できる。
その結果、デバイスの電気的特性を安定にでき、歩留り
を向上てきる。
を向上てきる。
（へ）発明の効果
以上のようにこの発明によれば、ＬＤＤ構造を有するゲ
ート電極部をマスクとしてイオン注入、熱処理をおこな
って８１基板上に拡散領域を形成する際、Ｒ（Ｅにてゲ
ート電極部に５ｉｆｔのサイドウオールを形成後、ゲー
ト電極部およびサイドウオールを含むＳｉ基板上に、全
面に、５ｉｓＮ４膜を堆積するようにしたので、サイド
ウオール形成時のＲＩＥダメージをＳｉ３Ｎ４膜で回復
でき、サイドウオールエツジ部分も形状が急峻にならず
、熱処理の際、結晶欠陥はできにくくなり、無欠陥なサ
イドウオールおよび拡散領域を形成でき、その結果、デ
バイスの電気的特性を安定化できるとともに、歩留りを
向上できる効果がある。
ート電極部をマスクとしてイオン注入、熱処理をおこな
って８１基板上に拡散領域を形成する際、Ｒ（Ｅにてゲ
ート電極部に５ｉｆｔのサイドウオールを形成後、ゲー
ト電極部およびサイドウオールを含むＳｉ基板上に、全
面に、５ｉｓＮ４膜を堆積するようにしたので、サイド
ウオール形成時のＲＩＥダメージをＳｉ３Ｎ４膜で回復
でき、サイドウオールエツジ部分も形状が急峻にならず
、熱処理の際、結晶欠陥はできにくくなり、無欠陥なサ
イドウオールおよび拡散領域を形成でき、その結果、デ
バイスの電気的特性を安定化できるとともに、歩留りを
向上できる効果がある。
第１図はこの発明の一実施例を示す製造工程説明図、第
２図は従来例を示す製造工程説明図である。 ＝７ １・・・・・Ｓｉ基板、２・・・・・・ゲート酸化膜、
３・・・・・・ゲート電極、６・・・・・・サイドウオ
ール、６ａ・・・・・サイドウオールエツジ部分、７・
・・・・Ａｓイオン、 ９・・・・・・Ｓｉ３Ｎ４膜、ＩＯ・・・・・・拡散領
域、４３・・・・・・ゲート電極部。 ９
２図は従来例を示す製造工程説明図である。 ＝７ １・・・・・Ｓｉ基板、２・・・・・・ゲート酸化膜、
３・・・・・・ゲート電極、６・・・・・・サイドウオ
ール、６ａ・・・・・サイドウオールエツジ部分、７・
・・・・Ａｓイオン、 ９・・・・・・Ｓｉ３Ｎ４膜、ＩＯ・・・・・・拡散領
域、４３・・・・・・ゲート電極部。 ９
Claims (1)
- １、サイドウォールを有するゲート電極部をマスクとし
てシリコン基板上に拡散領域を形成するに際して、ゲー
ト電極部にＳｉＯ＿２のサイドウォールを形成した後、
ゲート電極部およびサイドウォールを含むシリコン基板
上面にＳｉ＿３Ｎ＿４膜を積層し、しかる後イオン注入
および熱処理をおこなって拡散領域を形成することを特
徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008490A JPH03263329A (ja) | 1990-02-20 | 1990-02-20 | 半導体装置の製造方法 |
| US07/932,746 US5298446A (en) | 1990-02-20 | 1992-08-25 | Process for producing semiconductor device |
| US07/979,457 US5420079A (en) | 1990-02-20 | 1992-11-20 | Process for producing semiconductor device comprising two step annealing treatment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008490A JPH03263329A (ja) | 1990-02-20 | 1990-02-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263329A true JPH03263329A (ja) | 1991-11-22 |
Family
ID=12571033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008490A Pending JPH03263329A (ja) | 1990-02-20 | 1990-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263329A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394683A (ja) * | 1986-10-08 | 1988-04-25 | Sony Corp | 半導体装置の製造方法 |
| JPS64760A (en) * | 1987-06-23 | 1989-01-05 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPH0278229A (ja) * | 1988-09-13 | 1990-03-19 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
-
1990
- 1990-02-20 JP JP4008490A patent/JPH03263329A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6394683A (ja) * | 1986-10-08 | 1988-04-25 | Sony Corp | 半導体装置の製造方法 |
| JPS64760A (en) * | 1987-06-23 | 1989-01-05 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPH0278229A (ja) * | 1988-09-13 | 1990-03-19 | Nec Corp | 電界効果トランジスタおよびその製造方法 |
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