JPH03263363A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一対の主電極間に流れる電流を補助電極と主
電極の一つとの間に与えられる信号によって制御する、
例えばパワートランジスタ、電力用ＭＯ３ＦＥＴあるい
は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）な
どのスイッチング素子をふくむ半導体装置に関する。

〔従来の技術〕

１個の半導体片の表面に形成された主電極あるいは補助
電極と外部回路の接続のために、各電極をそれぞれ半導
体片と同一支持板上に絶縁して固定した導体板を介して
引出し端子に接続する。電極と導体板との接続は通常導
線によって行われ、導体板と引出し端子との接続は、引
出し端子を直接導体板に連結するか、あるいは導線によ
って行われる。第２図はＩＧＢＴの例であって、（ａ）
は平面図、Ｏ））は正面図、（Ｃ）は側面図である。Ｉ
　ＧＢＴ半導体片１は下面のコレクタ電極により金属支
持板２の上に固着されている。金属支持板２の表面には
、絶縁板３を介して帯状導体４１が固定され、また図示
されない絶縁板を介して帯状導体４２が固定されている
。半導体片１の上面のエミッタ電極１１は帯状導体４１
と、ゲート電極１２は帯状導体４２と、それぞれ導線５
１．５２によって接続されている。帯状導体４１の一端
は立上げられており、主エミツタ端子６を形成している
。さらに、支持板２の上には、絶縁板３１を介して補助
端子７１．７２が固定されている。補助端子７１は帯状
導体４２と導線５３により接続されてゲート端子となり
、補助端子７２は帯状導体４１と導線５４により接続さ
れて補助エミッタ端子となる。

〔発明が解決しようとする課題〕

最近、電力用スイッチング素子に対して低損失化が要求
されており、半導体片表面上に形成するパターンを微細
化することで、動作抵抗の低減を達成する素子が出現し
ている。パターンの微細化により動作抵抗の低減が達成
されると共に、ターンオン特性も向上する。しかし、特
に電力を扱う分野においては、ターンオン特性に直接関
係して瞬時の電流変化ｄｉ／ｄｔが増大し、ｄｉ／ｄｔ
の増大は半導体装置内の配線によるインダクタンスＬと
の相互作用で（ＬＸｄｉ／ｄｔ）に相当するサージ電圧
の増大を起こす。そのサージ電圧が素子の定格電圧以上
となるので、しばしば素子破壊を起こすという問題があ
る。この問題はターンオフ特性の向上によるオフ時の−
ｄｉ／ｄｔの増大によっても生じている。

第３図は、第２図に示した半導体装置の等価回路を示し
、第２図の各部に対応する部分には同じ符号が付されて
いる。今、ゲート端子７１に正、補助エミッタ端子７２
に負の電圧を加えると、ＩＧＢＴ素子ｌ素子−ンオンを
開始する。このとき、コレクタ電流２１は端子７１．７
２間電圧に忠実に比例して対応する。しかしながら、素
子１の応答速度が速いと、コレクタ電流２１の電流立上
がりも過大になりすぎることになる。その結果、主電極
配線インダクタンス２２とｄｉ／ｄｔの積によるサージ
電圧が過大となる。素子１のターンオフ時も同様になる
。

これを防止するには、ゲート端子ｇに直列に抵抗を接続
し、その抵抗と素子１の規制容量２３．２４の時定数で
決まるような、ゆっくりとした電圧を素子ｌのゲート電
極１２．エミッタ電極１１間に加えれば、ターンオン時
・ターンオフ時の過大なコレクタ電流の変化を防止でき
る。しかし、素子１にコレクタ電流２１が流れ始めるの
に必要なゲート・エミッタ？１５電圧になるまでの遅れ
時間が過大となりすぎる欠点が生じる。同様にオフ時の
ゲート・エ４ ミッタ間電圧の低下の遅れ時間が過大となりすぎる欠点
が生じる。

本発明の目的は、ターンオン・ターンオフ応答速度の速
いスイッチング素子を含んでいる場合のターンオンある
いはターンオン時の内部配線板によって生ずるサージ電
圧による素子破壊をターンオンあるいはターンオンの開
始するまでの遅れ時間を過大にすることなく防止した半
導体装置を提供することにある。

〔課題を解決するための手段〕

上記の目的を達成するために、支持板上に固定された半
導体片の一面上に第一の補助端子と接続される補助電極
と主端子および第二の補助端子と接続される一つの主電
極を有し、各端子は支持板面に垂直に立上げられ、各電
極と配線によって接続され、第一、第二補助端子間に印
加される電圧により主電流が制御される半導体装置にお
いて、第二の補助端子との接続配線が主端子との接続配
線に主端子立上がり部に近接した位置で接続されたもの
とする。

〔作用〕

半導体装置の主電流は主電極から主端子への接続配線に
流れるが、主電極から第二の補助端子までの回路もその
接続配線の大部分を経由している。

従って主電流と主電極への接続配線のインダクタンスに
よって生ずる逆起電圧は、第一、第二の補助端子間にも
印加され、第一、第二の補助端子間の印加される制御電
圧の上昇、下降をゆるやかにするので、主電流の変化量
と接続配線インダクタンスによって生ずるサージ電圧が
抑制される。

〔実施例〕

第１図は本発明の一実施例のＩ　ＧＢＴを示し、第２図
と共通の部分には同一の符号が付されている。金属支持
板２の上にコレクタ電極により固着されたＩ　ＧＢＴ半
導体片１の上面のエミッタ電極１１は帯状導体４１と導
線５１で接続され、ゲート電極１２は帯状導体４２と導
線５２で接続されていることは第２図の場合と同様であ
る。そして、支持板２に絶縁板３１を介して立上げられ
たゲート端子７１．補助エミッタ端子７２がそれぞれ帯
状導体４１．４２と導６ 線５３．５４で接続されていることも第２図の場合と同
様である。しかし、主エミツタ端子６は導線５４との接
続点に近い帯状導体４１の端部から立上げられている。

これを等価回路で示すと第４図のようになる。第４図は
第３図と同様に第１図の各部に対応する部分に同じ符号
が付されている。すなわち、補助エミッタ端子７２とＩ
ＧＢＴ素子１との接続点を導線５１および帯状導体４１
の配線インダクタンス２２の素子と反対側の位置に置い
ている。これにより、２０ｎＨ以上の主電極配線インダ
クタンス２２とコレクタ電流２１により生ずる逆起電圧
が、ｇ端子７１．　　ｅ端子７２間に加えた電圧に作用
し、素子１のゲート、エミッタ電極１２．１１間電圧上
昇率を押さえる。たとえ、ｇ、ｅ端子７１．７２間に立
上がり速度の速い電圧を加えたとしても、素子のゲート
。

エミッタ電極１２．１１間電圧は、配線インダクタンス
２２とコレクタ電流２１により生ずる逆起電圧の影響を
受けて立上がり速度がゆるやかになり、それに比例して
コレクタ電流２１の上昇率ｄｉ／ｄｔもゆるやかになる
。また、ターンオフ時には逆の作用により、急激に切れ
ようとする素子電極１２．１１間電圧をゆるやかにし、
コレクタ電流２１の急激な減少を防止する。

次に他の実施例を第５図ないし第８図を用いて説明する
。

第５図は３相インバ一タ回路を構成した時の１相分の等
価回路を示したものである。第５図において、Ｉ　ＧＢ
Ｔ素子１２０．１２１を容器に収納した時、パッケージ
構成要素等からなるインダクタンス１２２〜１２５が等
偏向に挿入される。Ｉ　ＧＢＴ素子１２０、１２１のそ
れぞれの電極は、１２６〜１３１の位置で半導体装置を
構成する各部品と接続されている。

１３２、１３３はゲート端子、１３４．１３５は補助エ
ミッタ端子で半導体素子の近傍より取り出す従来の例で
あり、１３６．１３７は本発明による取り出し位置であ
る。

次にこの等価回路の動作について説明すると、上側の素
子１２０のゲート端子１３２に正、補助エミッタ端子１
３４に負の信号を与えてやると　ターンオンを開始する
。この時主電流１　ｃ１３８とインダクタンス１２３の
間で発生する逆起電圧は、ゲート端子１３２−補助エミ
ッタ端子１３４間に作用しないので主電流Ｉ　ｃ１３８
の立上がり速度は、ゲート−エミッタに与えられた信号
に比例して急速に立上がる。この時、下側の素子１２１
はＯＦＦ　してぃて、ダイオード１３９が還流電流１４
０を流し続けていたところ急速にＯＦＦに向かうため、
１２１のコレクタには、過大なサージ電圧が発生する。

この時ゲート−エミッタ間の寄生容量Ｃｇｅと、急峻な
ｄｖ／ｄｔにより、素子１２１が誤点弧し、上・下アー
ム短絡に至る場合がある。

これを、補助エミッタ端子を、１３６の位置より取り出
すことにより、主電流Ｉ　ｃ１３８と、インダクタンス
１２３の間で発生する逆起電圧が、ゲートエミッタ間に
与えられた信号の上昇率を抑えるように作用するので、
主電流Ｉｃの立上がりはゆるやかになり、サージ電圧が
発生しにくくなる。また、ターンオフ時には、逆に作用
が働き、主電流Ｉｃはゆるやかに減少するため、過電圧
が発生しにくくなる。

第６図は第５図の等価回路で示される半導体装置のパッ
ケージ構成を示す分解斜視図である。

第６図において、Ｉ　ＧＢＴ素子１２０．１２１および
ダイオード素子１３９が金属支持板１０２に固着されて
いる。電流は回路パターンを流れてパッケージ構成部品
１０３に保持された主端子１２６．１３１．１４１およ
び補助端子１３２．１３３．１３６．１３７により外部
回路に導かれる。１０１は金属支持板１０２を固着する
ベースである。

次に主エミツタ端子１３１について、第７図を用いて説
明する。第７図は主エミツタ端子１３１の部分拡大図で
ある。第７図（ａ）、（ロ）、（Ｃ）に示すように補助
エミッタ端子への接続線の取り付は位置あるいは主エミ
ツタ端子の形状を変えることで、配線インダクタンスの
最適化を図る。

また、導電パターンのインダクタンスを利用した実施例
を第８図に示す。１５５．１５６はＩＧＢＴ素子、１５
７．１５８はダイオード素子であり、回路構成部品１５
２に形成された導電パターンを主電流１８１１８２が流
れて１８３．１８４の位置より主端子に導かれ０ る。この時、補助端子１８５．１８６の取り出し位置を
導電パターンのインダクタンスを利用する主端子１８３
、１８４の近傍とする。

以上、ＩＧＢＴについての実施例を説明したが、他のス
イッチング素子においても同様な効果を生ずることは明
らかである。

〔発明の効果〕

本発明によれば、スイッチング素子の主電極に接続され
る配線からの主端子の立上がり位置と、その導体と補助
端子との接続位置を近づけるだけで、ターンオンあるい
はターンオフ時に主電極接続配線インダクタンスにより
生ずる逆起電圧により制御電圧の急激な立上がりあるい
は減衰を抑制して過大なサージ電圧の発生を防止するこ
とができ、素子を過電圧破壊から防止する効果が得られ
た。しかも、ターンオン時の主電流の流れ始めあるいは
ターンオフ時の主電流の下降開始の時間を遅らせること
はない。

【図面の簡単な説明】

第１図は本発明の一実施例のＩＧＢＴ、第２図は従来の
ＩＧＢＴを示し、いずれもそのうちの（ａ）が平面図、
う）が側面図、（Ｃ）が正面図、第３図は第２図のＩ　
ＧＢＴの等価回路図、第４図は第１図のＩＧＢＴの等価
回路図、第５図は３相インバ一タ回路の１相分の等価回
路図、第６図は第５図の等倍回路で示される半導体装置
のパッケージ構成を示す分解斜視図、第７図は主エミツ
タ端子の部分拡大図、第８図は他の実施例の説明図であ
る。 １、、、、、、　Ｉ　Ｇ　Ｂ　Ｔ半導体片、１１　　エ
ミッタ電極、１２ゲート電極、４１．４２　　帯状導体
、５Ｌ　５２．５３゜５４　　導線、６　主エミツタ端
子、７１　　ゲート端子、７２　　補助エミッタ端子。 Ｚ （Ｃ） 第 ？ 図 ６／ 揃４ 図

Claims (1)

【特許請求の範囲】
1. １）支持板上に固定された半導体片の一面上に第一の補
   助端子と接続される補助電極と主端子および第二の補助
   端子と接続される一つの主電極を有し、各端子は支持板
   面に垂直に立上げられ、各電極と配線によって接続され
   、第一、第二補助端子間に印加される電圧により主電流
   が制御されるものにおいて、第二の補助端子との接続配
   線が主端子との接続配線に主端子立上がり部に近接した
   位置で接続されたことを特徴とする半導体装置。