JPH03263871A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03263871A JPH03263871A JP6328890A JP6328890A JPH03263871A JP H03263871 A JPH03263871 A JP H03263871A JP 6328890 A JP6328890 A JP 6328890A JP 6328890 A JP6328890 A JP 6328890A JP H03263871 A JPH03263871 A JP H03263871A
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- JP
- Japan
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- film
- substrate
- gate electrode
- cover
- insulating film
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置に関し、
素子微細化に対するゲート電極直下の実効チャネル長の
縮小を抑えるとかでき、短チヤネル効果に対してマージ
ンを増やすことができる半導体装置を提供することを目
的とし、 基板上に凸部が形成され、該凸部を覆うように該基板上
にゲート絶縁膜が形成され、該ゲート絶縁膜を介して該
凸部を覆うようにゲート電極が形成されるように構成す
る。
縮小を抑えるとかでき、短チヤネル効果に対してマージ
ンを増やすことができる半導体装置を提供することを目
的とし、 基板上に凸部が形成され、該凸部を覆うように該基板上
にゲート絶縁膜が形成され、該ゲート絶縁膜を介して該
凸部を覆うようにゲート電極が形成されるように構成す
る。
〔産業上の利用分野］
本発明は、半導体装置に係り、ＭＯＳトランジスタ等の
半導体装置に適用することができ、特に素子微細化に対
するゲート電極直下の実効チャネル長の縮小を抑えるこ
とができる半導体装置に関する。
半導体装置に適用することができ、特に素子微細化に対
するゲート電極直下の実効チャネル長の縮小を抑えるこ
とができる半導体装置に関する。
近時、素子微細化に伴い、特にＭＯＳトランジスタ乙こ
おいては特性向上のためにゲート電極幅を狭くすること
により対応していた。しかしながら、単に平坦な基板上
でゲート電極幅を狭くしていくだけではゲート電極直下
の実効チャネル長も同時に狭くなり短チヤネル効果に対
するマージンが減少してしまうという問題があった。
おいては特性向上のためにゲート電極幅を狭くすること
により対応していた。しかしながら、単に平坦な基板上
でゲート電極幅を狭くしていくだけではゲート電極直下
の実効チャネル長も同時に狭くなり短チヤネル効果に対
するマージンが減少してしまうという問題があった。
このため、素子微細化に対するゲート電極直下の実効チ
ャネル長の縮小を抑えることができ、短チヤネル効果に
対してマージンを増やすことができる半導体装置が要求
されている。
ャネル長の縮小を抑えることができ、短チヤネル効果に
対してマージンを増やすことができる半導体装置が要求
されている。
第３図及び第４図は従来の半導体装置を説明する図であ
り、第３図は従来例の構造を示す断面図、第４図（ａ）
〜（ｆ）は従来例の製造方法を説明する図である。
り、第３図は従来例の構造を示す断面図、第４図（ａ）
〜（ｆ）は従来例の製造方法を説明する図である。
これらの図において、３１はＳｉ等からなる基板、３２
はＳ ｉ Ｏ！等からなるシリコン酸化膜、３３はＳｉ
、Ｎ４からなるシリコン窒化膜、３４はシリコン窒化膜
３３に形成された開口部、３５はＳｉｎｇ等からなるフ
ィールド酸化膜、３６は３ｉ０２等からなるゲート絶縁
膜、３７はゲート電極形成用のポリシリコン膜、３７ａ
はポリＳｉ等からなるゲート電極、３８はレジスト膜、
３９はソース／ドレイン拡散層、４０はＰＳＧ等からな
る眉間絶縁膜、４１はコンタクトホール、４２はＡＡ等
からなる配線層である。
はＳ ｉ Ｏ！等からなるシリコン酸化膜、３３はＳｉ
、Ｎ４からなるシリコン窒化膜、３４はシリコン窒化膜
３３に形成された開口部、３５はＳｉｎｇ等からなるフ
ィールド酸化膜、３６は３ｉ０２等からなるゲート絶縁
膜、３７はゲート電極形成用のポリシリコン膜、３７ａ
はポリＳｉ等からなるゲート電極、３８はレジスト膜、
３９はソース／ドレイン拡散層、４０はＰＳＧ等からな
る眉間絶縁膜、４１はコンタクトホール、４２はＡＡ等
からなる配線層である。
次に、その製造方法について説明する。
まず、第４図（ａ）に示すように、例えば熱酸化により
基板３１を酸化して基板３１上に初期酸化膜としてのシ
リコン酸化膜３２を形成した後、例えばＣＶＤ法により
シリコン酸化膜３２上にＳｉ、ｚＮ−を堆積してシリコ
ン窒化膜３３を形成する。
基板３１を酸化して基板３１上に初期酸化膜としてのシ
リコン酸化膜３２を形成した後、例えばＣＶＤ法により
シリコン酸化膜３２上にＳｉ、ｚＮ−を堆積してシリコ
ン窒化膜３３を形成する。
次に、第４図（ｂ）に示すように、例え；ｉＲＩ已によ
りシリコン窒化膜３３を素子領域のみに残るように選択
的にエツチングしてフィールド酸化膜形成用の開口部３
４を形成する。この時、開口部３４内にシリコン酸化膜
３２が露出される。
りシリコン窒化膜３３を素子領域のみに残るように選択
的にエツチングしてフィールド酸化膜形成用の開口部３
４を形成する。この時、開口部３４内にシリコン酸化膜
３２が露出される。
次に、第４図（Ｃ）に示すように、ＬＯＣＯ３によりシ
リコン窒化膜３３をマスクとして、開口部３４を介して
基板３１を選択的に酸化することによりフィールド酸化
膜３５を形成する。
リコン窒化膜３３をマスクとして、開口部３４を介して
基板３１を選択的に酸化することによりフィールド酸化
膜３５を形成する。
次に、第４図（ｄ）に示すように、例えばウェットエツ
チングによりシリコン窒化膜３３及びシリコン酸化膜３
２を除去して基板３１を露出させる。この時、素子領域
が形成される。
チングによりシリコン窒化膜３３及びシリコン酸化膜３
２を除去して基板３１を露出させる。この時、素子領域
が形成される。
次に、第４図（ｅ）に示すように、例えば熱酸化により
基板３１を酸化して基板３１上にゲート絶縁膜３６を形
成した後、例えばＣＶＤ法によりゲート絶縁膜３６を覆
うようにゲート電極形成用のポリシリコン膜３７を形成
する。次いで、ポリシリコン膜３７上にレジストを塗布
してレジスト膜３８を形成した後、露光・現像によりレ
ジスト膜３８をゲート電極に対応するポリシリコン膜３
７上の領域のみに残るようにパターニングする。次に、
第４図（ｆ）に示すように、例えばＲＩＥによりレジス
ト膜３８をマスクとしてポリシリコン膜３７を選択的に
エンチングしてゲート電極３７ａを形成し、レジスト膜
３８を除去した後、例えばイオン注入によりゲート電極
３７ａをマスクとして基板３１に不純物を導入し、アニ
ール処理することによりソース／ドレイン拡散Ｆｉ３９
を形成する。
基板３１を酸化して基板３１上にゲート絶縁膜３６を形
成した後、例えばＣＶＤ法によりゲート絶縁膜３６を覆
うようにゲート電極形成用のポリシリコン膜３７を形成
する。次いで、ポリシリコン膜３７上にレジストを塗布
してレジスト膜３８を形成した後、露光・現像によりレ
ジスト膜３８をゲート電極に対応するポリシリコン膜３
７上の領域のみに残るようにパターニングする。次に、
第４図（ｆ）に示すように、例えばＲＩＥによりレジス
ト膜３８をマスクとしてポリシリコン膜３７を選択的に
エンチングしてゲート電極３７ａを形成し、レジスト膜
３８を除去した後、例えばイオン注入によりゲート電極
３７ａをマスクとして基板３１に不純物を導入し、アニ
ール処理することによりソース／ドレイン拡散Ｆｉ３９
を形成する。
そして、全面にＰＳＧからなる層間絶縁膜４０を形成し
、層間絶縁膜４０及びゲート絶縁膜３６にコンタクトホ
ール４１を形成した後、コンタクトホール４１を介して
ソース／ドレイン拡散層３９及びゲート電極３７ａとコ
ンタクトを取るように配線層４２を形成することにより
、第３図に示すような半導体装置を得ることができる。
、層間絶縁膜４０及びゲート絶縁膜３６にコンタクトホ
ール４１を形成した後、コンタクトホール４１を介して
ソース／ドレイン拡散層３９及びゲート電極３７ａとコ
ンタクトを取るように配線層４２を形成することにより
、第３図に示すような半導体装置を得ることができる。
上記した従来の半導体装置にあっては、近時の厳しい素
子微細化に対してｌ・ランジスタ特性向上のためにゲー
ト電極３７ａ幅を狭くすることにより対応していた。し
かしながら、単に平坦な基板３１上でゲート電極３７ａ
幅を狭くしていくだけではゲート電極３７ａ直下の実効
チャネル長（第３図に示すＬＬ部）も同時に狭くなり短
チヤネル効果に対するマージンが減少してしまうという
問題があった。これは、素子微細化される程顕著になる
という傾向があった。
子微細化に対してｌ・ランジスタ特性向上のためにゲー
ト電極３７ａ幅を狭くすることにより対応していた。し
かしながら、単に平坦な基板３１上でゲート電極３７ａ
幅を狭くしていくだけではゲート電極３７ａ直下の実効
チャネル長（第３図に示すＬＬ部）も同時に狭くなり短
チヤネル効果に対するマージンが減少してしまうという
問題があった。これは、素子微細化される程顕著になる
という傾向があった。
そこで本発明は、素子微細化に対するゲート電極直下の
実効チャネル長の縮小を抑えるとかでき、短チヤネル効
果に対してマージンを増やすことができる半導体装置を
提供することを目的としている。
実効チャネル長の縮小を抑えるとかでき、短チヤネル効
果に対してマージンを増やすことができる半導体装置を
提供することを目的としている。
本発明による半導体装置は上記目的達成のため、基板上
に凸部が形成され、該凸部を覆うように該基板上にゲー
ト絶縁膜が形成され、該ゲート絶縁膜を介して該凸部を
覆うようにゲート電極が形成されていることを特徴とす
るものである。
に凸部が形成され、該凸部を覆うように該基板上にゲー
ト絶縁膜が形成され、該ゲート絶縁膜を介して該凸部を
覆うようにゲート電極が形成されていることを特徴とす
るものである。
本発明は、第１図に示すように、基板１上に凸部６が形
成され、凸部６を覆うように基板ｌ上にゲート絶縁膜７
が形成され、ゲート絶縁膜７を介して凸部６を覆うよう
にゲート電極８ａが形成されるように構成される。
成され、凸部６を覆うように基板ｌ上にゲート絶縁膜７
が形成され、ゲート絶縁膜７を介して凸部６を覆うよう
にゲート電極８ａが形成されるように構成される。
したがって、従来の単に平坦な基板上にゲート電極を形
成した場合よりもゲート電極８ａ直下の実効チャネル長
を第１図Ｌ２部に示ず如く、略凸部６の１頃斜分長くす
ることができるようになる。
成した場合よりもゲート電極８ａ直下の実効チャネル長
を第１図Ｌ２部に示ず如く、略凸部６の１頃斜分長くす
ることができるようになる。
以下、本発明を図面に基づいて説明する。
第１図及び第２図は本発明に係る半導体装置の一実施例
を説明する図であり、第１図は一実施例の構造を示す断
面図、第２図は一実施例の製造方法を説明する図である
。
を説明する図であり、第１図は一実施例の構造を示す断
面図、第２図は一実施例の製造方法を説明する図である
。
これらの図において、１はＳｉ等からなる基板、２ａ、
２ｂはＳｉｎ、等からなるシリコン酸化膜、３ａ、３ｂ
はＳ ｓ ｓ Ｎ ａ等からなるシリコン窒化膜、４ａ
はシリコン窒化膜３ａに形成された開口部、４ｂはシリ
コン窒化膜３ｂに形成された開口部、５ａ、５ｂは５ｉ
ｎ２等からなるフィールド酸化膜、６は基板ｌに形成さ
れた凸部、７はＳｉＯ□等からなるゲート絶縁膜、８は
ゲート電極形成用のポリシリコン膜、８ａはポリ３１等
からなるゲート電極、９はレジスト膜、１０ａはＳｉＯ
２膜、ＩＯｂはＰＳＧ膜、１１は５ｉｎ２膜１０ａ及び
ＰＳＧ膜１０ｂからなる層間絶縁膜、１２はソース／ド
レイン拡散層、１３はコンタクトホール、１４はＡ１等
からなる配線層である。
２ｂはＳｉｎ、等からなるシリコン酸化膜、３ａ、３ｂ
はＳ ｓ ｓ Ｎ ａ等からなるシリコン窒化膜、４ａ
はシリコン窒化膜３ａに形成された開口部、４ｂはシリ
コン窒化膜３ｂに形成された開口部、５ａ、５ｂは５ｉ
ｎ２等からなるフィールド酸化膜、６は基板ｌに形成さ
れた凸部、７はＳｉＯ□等からなるゲート絶縁膜、８は
ゲート電極形成用のポリシリコン膜、８ａはポリ３１等
からなるゲート電極、９はレジスト膜、１０ａはＳｉＯ
２膜、ＩＯｂはＰＳＧ膜、１１は５ｉｎ２膜１０ａ及び
ＰＳＧ膜１０ｂからなる層間絶縁膜、１２はソース／ド
レイン拡散層、１３はコンタクトホール、１４はＡ１等
からなる配線層である。
次に、その製造方法について説明する。
まず、第２図（ａ）に示すように、例えば熱酸化により
基板１を酸化して膜厚が例えば１００〜３００人のシリ
コン酸化膜２ａを形成し、例えばＣＶＤ法によりシリコ
ン酸化膜２ａ上にＳｉ３Ｎ４を堆積して膜厚が例えば１
ｏｏｏ〜３０００人のシリコン窒化膜３ａを形成する。
基板１を酸化して膜厚が例えば１００〜３００人のシリ
コン酸化膜２ａを形成し、例えばＣＶＤ法によりシリコ
ン酸化膜２ａ上にＳｉ３Ｎ４を堆積して膜厚が例えば１
ｏｏｏ〜３０００人のシリコン窒化膜３ａを形成する。
次に、第２図（ｂ）に示すように、例えばＲＩＥにより
シリコン窒化膜３ａをゲート電極に対応するシリコン酸
化膜２ａ上の領域のみに残るように選択的にエツチング
してフィールド酸化膜形成用の開口部４ａを形成すると
ともに、開口部４ａ内にシリコン酸化膜２ａを露出させ
る。
シリコン窒化膜３ａをゲート電極に対応するシリコン酸
化膜２ａ上の領域のみに残るように選択的にエツチング
してフィールド酸化膜形成用の開口部４ａを形成すると
ともに、開口部４ａ内にシリコン酸化膜２ａを露出させ
る。
次に、第２図（Ｃ）に示すように、ＬＯＣＯ３によりシ
リコン窒化膜３ａをマスクとして、開口部４ａを介して
基板１を選択的に酸化することにより膜厚が例えば５０
００〜６０００人のフィールド酸化膜５ａを形成する。
リコン窒化膜３ａをマスクとして、開口部４ａを介して
基板１を選択的に酸化することにより膜厚が例えば５０
００〜６０００人のフィールド酸化膜５ａを形成する。
この時、フィールド酸化膜５ａ間のシリコン窒化膜３ａ
下の基板１に凸部６が形成される。
下の基板１に凸部６が形成される。
次に、第２図（ｄ）に示すように、例えばウェットエツ
チングによりシリコン窒化膜３ａ、シリコン酸化膜２ａ
及びフィールド酸化膜５ａを除去して基板１を露出させ
るとともに、基板１に形成された凸部６を露出させる。
チングによりシリコン窒化膜３ａ、シリコン酸化膜２ａ
及びフィールド酸化膜５ａを除去して基板１を露出させ
るとともに、基板１に形成された凸部６を露出させる。
次に、第２図（ｅ）に示すように、例えば熱酸化により
基板１を酸化して膜厚が例えば１００〜３００人のシリ
コン酸化膜２ｂを形成し、例えばＣＶＤ法によりシリコ
ン酸化膜２ｂ上にＳｉ、Ｎ。
基板１を酸化して膜厚が例えば１００〜３００人のシリ
コン酸化膜２ｂを形成し、例えばＣＶＤ法によりシリコ
ン酸化膜２ｂ上にＳｉ、Ｎ。
を堆積して膜厚が例えば１０００〜３０００人のシリコ
ン窒化膜３ｂを形成する。
ン窒化膜３ｂを形成する。
次に、第２図（ｆ）に示すように、例えばＲＩＥにより
シリコン窒化、膜３ｂを素子領域のみに残るように選択
的にエツチングしてフィールド酸化膜形成用の開口部４
ｂを形成するとともに、開口部４ｂ内にシリコン酸化膜
２ｂを露出させる。
シリコン窒化、膜３ｂを素子領域のみに残るように選択
的にエツチングしてフィールド酸化膜形成用の開口部４
ｂを形成するとともに、開口部４ｂ内にシリコン酸化膜
２ｂを露出させる。
次に、第２図（ｇ）に示すように、ＬＯＣＯ３によりシ
リコン窒化膜３ｂをマスクとして、開口部４ｂを介して
基板ｌを選択的に酸化することにより膜厚が例えば５０
００〜６０００人のフィールド酸化膜５ｂを形成する。
リコン窒化膜３ｂをマスクとして、開口部４ｂを介して
基板ｌを選択的に酸化することにより膜厚が例えば５０
００〜６０００人のフィールド酸化膜５ｂを形成する。
次に、第２図（ｈ、）に示すように、例えばウェットエ
ッチングによりシリコン窒化膜３ｂ及びシリコン酸化膜
２ｂを除去して基板１を露出させるとともに基板１に形
成された凸部６を露出させる。
ッチングによりシリコン窒化膜３ｂ及びシリコン酸化膜
２ｂを除去して基板１を露出させるとともに基板１に形
成された凸部６を露出させる。
即ちこの時、素子領域が形成される。
次に、第２図（ｉ）に示すように、例えば熱酸化により
基板１を酸化して凸部６を覆うように膜厚が例えば１０
０〜２００人のゲート絶縁膜７を形成した後、例えばＣ
ＶＤ法によりゲート絶縁膜７を覆うようにゲート電極形
成用の膜厚が例えば３０００〜４０００人のポリシリコ
ン膜８を形成する。次いで、ポリシリコン膜８上にレジ
ストを塗布してレジスト膜９を形成した後、露光・現像
によりレジスト膜９をゲート電極に対応するポリシリコ
ン膜８上の領域のみに残るようにバターニングする。こ
の時、レジスト膜９はゲート絶縁膜７を介して凸部６上
に形成される。
基板１を酸化して凸部６を覆うように膜厚が例えば１０
０〜２００人のゲート絶縁膜７を形成した後、例えばＣ
ＶＤ法によりゲート絶縁膜７を覆うようにゲート電極形
成用の膜厚が例えば３０００〜４０００人のポリシリコ
ン膜８を形成する。次いで、ポリシリコン膜８上にレジ
ストを塗布してレジスト膜９を形成した後、露光・現像
によりレジスト膜９をゲート電極に対応するポリシリコ
ン膜８上の領域のみに残るようにバターニングする。こ
の時、レジスト膜９はゲート絶縁膜７を介して凸部６上
に形成される。
次に、第２図（ｊ）に示すように、例えばＲＩＥにより
レジスト膜９をマスクとしてポリシリコン膜８を選択的
にエツチングしてゲート電極８ａを形成する。この時、
ゲート電極８ａはゲート性縁膜７を介して基板１に形成
された凸部６上に形成される。次いで、レジスト膜９を
除去した後、ソース／ドレイン拡散層形成のために例え
ハＡｓのイオン注入によりゲート電極８ａをマスクとし
てＡｓ’を基板１に導入する。
レジスト膜９をマスクとしてポリシリコン膜８を選択的
にエツチングしてゲート電極８ａを形成する。この時、
ゲート電極８ａはゲート性縁膜７を介して基板１に形成
された凸部６上に形成される。次いで、レジスト膜９を
除去した後、ソース／ドレイン拡散層形成のために例え
ハＡｓのイオン注入によりゲート電極８ａをマスクとし
てＡｓ’を基板１に導入する。
次に、例えばＣＶＤ法によりポリシリコン膜８を覆うよ
うに全面に膜厚が例えｃ＊２ｏｏｏ人のＳｉ○２膜１０
ａ及び膜厚が例えば５０００〜７０００人のＰＳＧ膜Ｊ
ｏｂからなる眉間絶縁膜１１を形成した後、アニル処理
することにより、予め導入したＡｓ”を拡散させてソー
ス／ドレイン拡散層１２を形成する。
うに全面に膜厚が例えｃ＊２ｏｏｏ人のＳｉ○２膜１０
ａ及び膜厚が例えば５０００〜７０００人のＰＳＧ膜Ｊ
ｏｂからなる眉間絶縁膜１１を形成した後、アニル処理
することにより、予め導入したＡｓ”を拡散させてソー
ス／ドレイン拡散層１２を形成する。
そして、眉間絶縁膜１１及びゲート絶縁膜７にコンタク
トホール１３を形成した後、コンタクトホール１３を介
してゲート電極８ａ及びソース／ドレイン拡散層１２と
コンタクトを取るようにＡｆからなる配線層１４を形成
することにより、第１図に示すような半導体装置を得る
ことができる。
トホール１３を形成した後、コンタクトホール１３を介
してゲート電極８ａ及びソース／ドレイン拡散層１２と
コンタクトを取るようにＡｆからなる配線層１４を形成
することにより、第１図に示すような半導体装置を得る
ことができる。
すなわち、上記実施例では、第１図に示すように、ゲー
ト絶縁膜７を介して基板１上に形成した凸部６を覆うよ
うにゲート電極８ａを形成するように構成したため、従
来の単に平坦な基板上にゲート電極を形成した場合（こ
の従来の場合とゲート電極幅とソース／ドレイン拡散層
幅を同しとする）よりもゲート電極８ａ直下の実効チャ
ネル長を第１図Ｌ２部に示す如く略凸部６部の傾斜分長
くすることができる。このため、素子微細化に対するゲ
ート電極８ａ直下の実効チャネル長の縮小を抑えること
ができ、短チヤネル効果に対してマージンを増やすこと
ができる。なお、実効チャネル長を決める凸部６の形状
はトランジスタ特性の要求あるいはトランジスタ微細化
の程度によりＬｏｃｏｓの際の条件等を適宜設定するこ
とにより適宜条件設定することができる。
ト絶縁膜７を介して基板１上に形成した凸部６を覆うよ
うにゲート電極８ａを形成するように構成したため、従
来の単に平坦な基板上にゲート電極を形成した場合（こ
の従来の場合とゲート電極幅とソース／ドレイン拡散層
幅を同しとする）よりもゲート電極８ａ直下の実効チャ
ネル長を第１図Ｌ２部に示す如く略凸部６部の傾斜分長
くすることができる。このため、素子微細化に対するゲ
ート電極８ａ直下の実効チャネル長の縮小を抑えること
ができ、短チヤネル効果に対してマージンを増やすこと
ができる。なお、実効チャネル長を決める凸部６の形状
はトランジスタ特性の要求あるいはトランジスタ微細化
の程度によりＬｏｃｏｓの際の条件等を適宜設定するこ
とにより適宜条件設定することができる。
なお、上記実施例では、ＮＭＯＳトランジスタに適用す
る場合について説明したが、本発明はこれに限定される
ものではなく、基板１をＮ型にし、ソース／ドレイン拡
散層１２をＰ型にしてＰＭＯＳトランジスタに適用する
場合であってもよく、また、トランジスタ構造としては
ホットエレクトロン対策として考案されているＤＤＤ、
ＬＤＤ構造等を適用する場合であってもよい。
る場合について説明したが、本発明はこれに限定される
ものではなく、基板１をＮ型にし、ソース／ドレイン拡
散層１２をＰ型にしてＰＭＯＳトランジスタに適用する
場合であってもよく、また、トランジスタ構造としては
ホットエレクトロン対策として考案されているＤＤＤ、
ＬＤＤ構造等を適用する場合であってもよい。
上記実施例は、基板１への凸部６の形成をＬＯＣＯＳ法
を用いて形成する場合について説明したが、本発明はこ
れに限定されるものではなく、例え↓よフォトリソグラ
フィー工程とエソチング工程により直接基板１に凸部６
を形成する場合であってもよい。
を用いて形成する場合について説明したが、本発明はこ
れに限定されるものではなく、例え↓よフォトリソグラ
フィー工程とエソチング工程により直接基板１に凸部６
を形成する場合であってもよい。
本発明によれば、素子微細化に対するゲート電極直下の
実効チャネル長の縮小を抑えることができ、短チヤネル
効果に対してマージンを増やすことができるという効果
がある。
実効チャネル長の縮小を抑えることができ、短チヤネル
効果に対してマージンを増やすことができるという効果
がある。
第１図及び第２図は本発明に係る半導体装置の一実施例
を説明する図であり、 第１図は一実施例の構造を示す断面図、第２図は一実施
例の製造方法を説明する図、第３図及び第４図Ｃよ従来
の半導体装置を説明する図であり、 第３図は従来例の構造を示す断面図、 第４図は従来例の製造方法を説明する図である。 ・・・・・・基板、 ・・・・・・凸部、 ・・・・・・ゲート絶縁膜、 ａ・・・・・・ゲート電極。 一実施例の製造方法を説明する図 第２図 従来例の構造を示す断面図 第３図
を説明する図であり、 第１図は一実施例の構造を示す断面図、第２図は一実施
例の製造方法を説明する図、第３図及び第４図Ｃよ従来
の半導体装置を説明する図であり、 第３図は従来例の構造を示す断面図、 第４図は従来例の製造方法を説明する図である。 ・・・・・・基板、 ・・・・・・凸部、 ・・・・・・ゲート絶縁膜、 ａ・・・・・・ゲート電極。 一実施例の製造方法を説明する図 第２図 従来例の構造を示す断面図 第３図
Claims (1)
- 【特許請求の範囲】 基板（１）上に凸部（６）が形成され、 該凸部（６）を覆うように該基板（１）上にゲート絶縁
膜（７）が形成され、 該ゲート絶縁膜（７）を介して該凸部（６）を覆うよう
にゲート電極（８ａ）が形成されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6328890A JPH03263871A (ja) | 1990-03-14 | 1990-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6328890A JPH03263871A (ja) | 1990-03-14 | 1990-03-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263871A true JPH03263871A (ja) | 1991-11-25 |
Family
ID=13224989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6328890A Pending JPH03263871A (ja) | 1990-03-14 | 1990-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263871A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665990A (en) * | 1994-10-26 | 1997-09-09 | Electronics & Telecommunications Research Institute | Metal oxide semiconductor device with self-aligned groove channel and method for manufacturing the same |
| KR100242378B1 (ko) * | 1992-06-26 | 2000-02-01 | 김영환 | 전계효과 트랜지스터의 게이트 제조방법 |
| JP2004518295A (ja) * | 2001-01-24 | 2004-06-17 | エイチアールエル ラボラトリーズ，エルエルシー | フィールド酸化物上で終端する見かけの金属接点線を使用してリバースエンジニアリングに対して保護された集積回路及びこれを製造するための方法 |
-
1990
- 1990-03-14 JP JP6328890A patent/JPH03263871A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100242378B1 (ko) * | 1992-06-26 | 2000-02-01 | 김영환 | 전계효과 트랜지스터의 게이트 제조방법 |
| US5665990A (en) * | 1994-10-26 | 1997-09-09 | Electronics & Telecommunications Research Institute | Metal oxide semiconductor device with self-aligned groove channel and method for manufacturing the same |
| JP2004518295A (ja) * | 2001-01-24 | 2004-06-17 | エイチアールエル ラボラトリーズ，エルエルシー | フィールド酸化物上で終端する見かけの金属接点線を使用してリバースエンジニアリングに対して保護された集積回路及びこれを製造するための方法 |
| JP2010103550A (ja) * | 2001-01-24 | 2010-05-06 | Hrl Lab Llc | フィールド酸化物上で終端する見かけの金属接点線を使用してリバースエンジニアリングに対して保護された集積回路及びこれを製造するための方法 |
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