JPH03265121A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03265121A JPH03265121A JP2065101A JP6510190A JPH03265121A JP H03265121 A JPH03265121 A JP H03265121A JP 2065101 A JP2065101 A JP 2065101A JP 6510190 A JP6510190 A JP 6510190A JP H03265121 A JPH03265121 A JP H03265121A
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- Japan
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- wafer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に関し、特に半導体ウェハにフォ
トリソグラフィを施す際の微細パターンを形成する方法
に関し、ウェハ裏面に研磨剤やダストが付着しないよう
に効率良くウェハ裏面を平坦化し、露光領域のＬＴＶを
小さく抑えて、かつウェハ裏面の凸凹による露光フォー
カスのずれや露光の不均一化を防止して安定した解像度
及び転写パターンの寸法精度が得られる方法を提供する
ことを目的とし、半導体基板の第１の主面上に膜を形成
し、該膜の上に感光性レジスト膜を形成し、前記半導体
基板の第１の主面に対向する第２の主面を支持具の平坦
面に密着させた状態で露光を行う半導体装置の製造方法
に右いて、第２の主面が平坦な半導体基板（１）の第２
の主面と第１の主面上Ｇこ厚さが略一様な膜を少なくと
も１層以上形成する工程と、第１の主面上に形成した膜
上に保護膜（４）を形成する工程と、第２の主面上の膜
を半導体基板と同程度に平坦な面が出るまで選択的にエ
ツチング除去する工程と、しかる後、該保護膜（４）を
除去した後、前記第１の主面側に被着・形成した膜（３
）上に感光性レジスト膜（５）を形成し、該半導体基板
（１）の前記第２の主面側を前記支持具（６）の平坦面
に密着させるように保持して露光を行う工程とを含むよ
うに構成する。
トリソグラフィを施す際の微細パターンを形成する方法
に関し、ウェハ裏面に研磨剤やダストが付着しないよう
に効率良くウェハ裏面を平坦化し、露光領域のＬＴＶを
小さく抑えて、かつウェハ裏面の凸凹による露光フォー
カスのずれや露光の不均一化を防止して安定した解像度
及び転写パターンの寸法精度が得られる方法を提供する
ことを目的とし、半導体基板の第１の主面上に膜を形成
し、該膜の上に感光性レジスト膜を形成し、前記半導体
基板の第１の主面に対向する第２の主面を支持具の平坦
面に密着させた状態で露光を行う半導体装置の製造方法
に右いて、第２の主面が平坦な半導体基板（１）の第２
の主面と第１の主面上Ｇこ厚さが略一様な膜を少なくと
も１層以上形成する工程と、第１の主面上に形成した膜
上に保護膜（４）を形成する工程と、第２の主面上の膜
を半導体基板と同程度に平坦な面が出るまで選択的にエ
ツチング除去する工程と、しかる後、該保護膜（４）を
除去した後、前記第１の主面側に被着・形成した膜（３
）上に感光性レジスト膜（５）を形成し、該半導体基板
（１）の前記第２の主面側を前記支持具（６）の平坦面
に密着させるように保持して露光を行う工程とを含むよ
うに構成する。
〔産業上の利用分野］
本発明は、半導体装置の製造方法に関し、特に半導体ウ
ェハにフォトリソグラフィを施す際の微細パターンを形
成する方法に関する。
ェハにフォトリソグラフィを施す際の微細パターンを形
成する方法に関する。
近年の半導体装置の製造方法の高集積化の要求に伴い、
半導体ウェハに微細パターンを形成できるフォトリソグ
ラフィ工程が求められている。その工程の中でもウェハ
表面に塗布された感光性レジスト膜に所定のパターンを
焼きつける露光工程はパターンの精度を向上させる上で
特に重要な工程である。露光工程はウェハ表面に焦点を
合わせてパターンの焼きっけが行われるが、その際表面
に凸凹が存在すると、焦点を合わせにくくなってしまう
。半導体ウェハの半導体素子を形成すべき面にさまざま
な膜を成長させるウェハプロセスにおいて、特に、ＣＶ
Ｄ膜を成長させた場合、ウェハ裏面は回り込むガスの流
量を一定にできないため、膜の面内分布が不均一に形成
されやすくウェハ周辺に異常成長しやすい。従って、特
にウェハ裏面に形成した膜の膜厚のばらつきがプロセス
が進むにつれてウェハ表面より大きくなる。それに加え
て、ウェハ裏面はウェハ表面にさまざまな膜を成長させ
る際に発生するダストも付着しているので凸凹がより生
しやすい。この様子を示したものが第２図（ａ）である
。同図では上がウェハ表面１０で下がウェハ裏面１１で
ある。尚、この図では半導体ウェハ内部については省略
し、表面状態を表す断面図を示しである。フォトリソグ
ラフィ工程においては、平坦な真空チャック上にウェハ
を搬送し、該ウェハを真空吸着して露光を行う構成にな
っているため、ウェハ裏面に以上述べた原因による凸凹
が存在すると、真空チャックにウェハを吸着させた際、
ウェハ裏面の凸凹がウェハ表面に転写される。従って、
たとえウェハ表面側が−様な厚さに膜がついていてもウ
ェハ裏面の凸凹がウェハ表面に反映されてしまいウェハ
表面が凸凹になってしまう。もちろん、もともとウェハ
表面に凸凹が存在すればウェハ表面の凸凹はさらに大き
くなってしまう。例えば、ウェハ表面にＣＶＤポリシリ
コン膜を４０００人程度成長させた場合、真空チャック
６に固定する前の第２図（ａ）においてウェハ表面側の
膜厚分布を表す凸凹の差の絶対値、すなわちＬＴＶ （
Ｌｏｃａ Ｉ Ｔｈ１ｃｋｎｅｓｓ Ｖａｌｕｅ）
１３は約ｏ・８μｍであるのに対して、第２図（ｂ）の
ようにウェハ裏面を真空チャック６に吸着させるとＬＴ
Ｖ１３は約１．８μｍになりウェハ表面の凸凹をより大
きくしてしまう。このようにウェハ表面の凸凹がひどく
なると、露光領域内での焦点の合う深さの許容範囲、す
なわち被写体深度１．５μｍ内にＬＴＶがおさまらなく
なり、露光領域内に焦点のあわない部分ができて露光は
けが生ずる。従って、転写パターンの解像度が低下し、
また転写パターンの寸法が不均一になるのでウェハ上に
微細パターンを形成するのが困難になる。これは、素子
の微細化を進める上で問題となり何らかの解決策が望ま
れる。
半導体ウェハに微細パターンを形成できるフォトリソグ
ラフィ工程が求められている。その工程の中でもウェハ
表面に塗布された感光性レジスト膜に所定のパターンを
焼きつける露光工程はパターンの精度を向上させる上で
特に重要な工程である。露光工程はウェハ表面に焦点を
合わせてパターンの焼きっけが行われるが、その際表面
に凸凹が存在すると、焦点を合わせにくくなってしまう
。半導体ウェハの半導体素子を形成すべき面にさまざま
な膜を成長させるウェハプロセスにおいて、特に、ＣＶ
Ｄ膜を成長させた場合、ウェハ裏面は回り込むガスの流
量を一定にできないため、膜の面内分布が不均一に形成
されやすくウェハ周辺に異常成長しやすい。従って、特
にウェハ裏面に形成した膜の膜厚のばらつきがプロセス
が進むにつれてウェハ表面より大きくなる。それに加え
て、ウェハ裏面はウェハ表面にさまざまな膜を成長させ
る際に発生するダストも付着しているので凸凹がより生
しやすい。この様子を示したものが第２図（ａ）である
。同図では上がウェハ表面１０で下がウェハ裏面１１で
ある。尚、この図では半導体ウェハ内部については省略
し、表面状態を表す断面図を示しである。フォトリソグ
ラフィ工程においては、平坦な真空チャック上にウェハ
を搬送し、該ウェハを真空吸着して露光を行う構成にな
っているため、ウェハ裏面に以上述べた原因による凸凹
が存在すると、真空チャックにウェハを吸着させた際、
ウェハ裏面の凸凹がウェハ表面に転写される。従って、
たとえウェハ表面側が−様な厚さに膜がついていてもウ
ェハ裏面の凸凹がウェハ表面に反映されてしまいウェハ
表面が凸凹になってしまう。もちろん、もともとウェハ
表面に凸凹が存在すればウェハ表面の凸凹はさらに大き
くなってしまう。例えば、ウェハ表面にＣＶＤポリシリ
コン膜を４０００人程度成長させた場合、真空チャック
６に固定する前の第２図（ａ）においてウェハ表面側の
膜厚分布を表す凸凹の差の絶対値、すなわちＬＴＶ （
Ｌｏｃａ Ｉ Ｔｈ１ｃｋｎｅｓｓ Ｖａｌｕｅ）
１３は約ｏ・８μｍであるのに対して、第２図（ｂ）の
ようにウェハ裏面を真空チャック６に吸着させるとＬＴ
Ｖ１３は約１．８μｍになりウェハ表面の凸凹をより大
きくしてしまう。このようにウェハ表面の凸凹がひどく
なると、露光領域内での焦点の合う深さの許容範囲、す
なわち被写体深度１．５μｍ内にＬＴＶがおさまらなく
なり、露光領域内に焦点のあわない部分ができて露光は
けが生ずる。従って、転写パターンの解像度が低下し、
また転写パターンの寸法が不均一になるのでウェハ上に
微細パターンを形成するのが困難になる。これは、素子
の微細化を進める上で問題となり何らかの解決策が望ま
れる。
〔従来の技術］
このため従来は、一つの方法として露光する前にあらか
しめウェハ裏面を研磨して平坦化しておく方法（特開昭
６２−２６８１４号）等が提案されていた。
しめウェハ裏面を研磨して平坦化しておく方法（特開昭
６２−２６８１４号）等が提案されていた。
〔発明が解決しようとする課題］
しかし、この方法ではウェハ裏面を研磨する際研磨剤を
用いるので、ウェハ裏面にこの研磨剤が付着し、さらに
この研磨により２次的に発生したダストがウェハ表面に
付着してしまうという不都合があった。従って、この研
磨剤やダストを落とすためにウェハ表面を洗浄する必要
があり、さらに個々のウェハの凹凸の度合いによってウ
ェハを一枚一枚研磨するために研磨時間がかかりスルー
プットが悪くなってしまう。
用いるので、ウェハ裏面にこの研磨剤が付着し、さらに
この研磨により２次的に発生したダストがウェハ表面に
付着してしまうという不都合があった。従って、この研
磨剤やダストを落とすためにウェハ表面を洗浄する必要
があり、さらに個々のウェハの凹凸の度合いによってウ
ェハを一枚一枚研磨するために研磨時間がかかりスルー
プットが悪くなってしまう。
本発明は、ウェハ裏面に研磨剤やダストが付着しないよ
うに効率良くウェハ裏面を平坦化し、露光領域のＬＴＶ
を小さく抑えて、かつウェハ裏面の凸凹による露光フォ
ーカスのずれや露光の不均一化を防止して安定した解像
度及び転写パターンの寸法精度が得られる方法を提供す
ることを目的とする。
うに効率良くウェハ裏面を平坦化し、露光領域のＬＴＶ
を小さく抑えて、かつウェハ裏面の凸凹による露光フォ
ーカスのずれや露光の不均一化を防止して安定した解像
度及び転写パターンの寸法精度が得られる方法を提供す
ることを目的とする。
本発明は、半導体基板の第１の主面上に膜を形成し、該
膜の上に感光性レジスト膜を形成し、前記半導体基板の
第】の主面に対向する第２の主面を支持具の平坦面に密
着させた状態で露光を行う半導体装置の製造方法におい
て、第２の主面が平坦な半導体基＋Ｆ！、（１）の第２
の主面と第１の主面上に厚さが略一様な膜をルなくとも
１層以上形成する工程と、第１の主面上に形成した膜上
に保護膜（４）を形成する工程と、第２の主面上の膜を
半導体基板と同程度に平坦な面が出るまで選択的にエツ
チング除去する工程と、しかる後、該保護膜（４）を除
去した後、前記第１の主面側に被着・形成した膜（３）
上に感光性レジスト膜（５）を形成し、該半導体基板（
１）の前記第２の主面側を前記支持具（６）の平坦面に
密着させるように保持して露光を行う工程とを含むよう
に構成する。
膜の上に感光性レジスト膜を形成し、前記半導体基板の
第】の主面に対向する第２の主面を支持具の平坦面に密
着させた状態で露光を行う半導体装置の製造方法におい
て、第２の主面が平坦な半導体基＋Ｆ！、（１）の第２
の主面と第１の主面上に厚さが略一様な膜をルなくとも
１層以上形成する工程と、第１の主面上に形成した膜上
に保護膜（４）を形成する工程と、第２の主面上の膜を
半導体基板と同程度に平坦な面が出るまで選択的にエツ
チング除去する工程と、しかる後、該保護膜（４）を除
去した後、前記第１の主面側に被着・形成した膜（３）
上に感光性レジスト膜（５）を形成し、該半導体基板（
１）の前記第２の主面側を前記支持具（６）の平坦面に
密着させるように保持して露光を行う工程とを含むよう
に構成する。
［作用］
本発明ではパターンを焼きつける前にエツチング法を用
いてウェハ裏面の膜を除去している。従って、研磨によ
ってウェハ裏面を平坦化する従来法と比べてウェハ表面
に研磨剤やダストが付着しない。すなわち、発塵を伴わ
ない方法でウェハ裏面に平坦な面を表出させて、ウェハ
裏面のばらつきによるウェハ裏面のＬＴＶに対する影響
をなくし、ウェハ表面のＬＴＶを小さく抑えることがで
きる。従って、露光極小領域での被写体深度の範囲内に
ＬＴＶがおさまり焦点ぼけがなくなる。
いてウェハ裏面の膜を除去している。従って、研磨によ
ってウェハ裏面を平坦化する従来法と比べてウェハ表面
に研磨剤やダストが付着しない。すなわち、発塵を伴わ
ない方法でウェハ裏面に平坦な面を表出させて、ウェハ
裏面のばらつきによるウェハ裏面のＬＴＶに対する影響
をなくし、ウェハ表面のＬＴＶを小さく抑えることがで
きる。従って、露光極小領域での被写体深度の範囲内に
ＬＴＶがおさまり焦点ぼけがなくなる。
また、本発明は個々のウェハの凹凸の度合いによって一
枚一枚、ウェハ裏面を平坦化する必要はな（、エツチン
グ速度の差を利用してウェハ裏面の膜の選択的な除去が
できるので、−度に数十枚のウェハを処理できる。また
、発塵を伴わないので洗浄する必要もない。従って、本
発明ではスループットも良くウェハ裏面の平坦化を実現
できる。
枚一枚、ウェハ裏面を平坦化する必要はな（、エツチン
グ速度の差を利用してウェハ裏面の膜の選択的な除去が
できるので、−度に数十枚のウェハを処理できる。また
、発塵を伴わないので洗浄する必要もない。従って、本
発明ではスループットも良くウェハ裏面の平坦化を実現
できる。
第１図は本発明の詳細な説明するための要部断面図であ
る。
る。
第１図（ａ）参照。
半導体基板として例えば厚さ６００μｍ程度のシリコン
（Ｓｉ）基板１の両面に厚さ例えば２００〜３００人程
度の熱酸成長（二酸化シリコン、ＳｉＯ２）２を形成す
る。この際、熱酸化膜２はＳｉ基板１上を均一に成長す
るため熱酸化膜２の面内分布番よ一定であり、平坦に保
たれている。次に、この熱酸化膜２の上に目的に応して
両面に膜３を形成する。膜３としてはいろいろな例が掲
げられる。例えば、シラン（ＳｉＨ，）とアンモニアを
含むガス雰囲気中でＣＶＤ （Ｃｈ ｅｍ ｊ ｃ ａ
ｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用
いて、窒化シリコン（Ｓｉ、Ｎ４）等の窒化膜を厚さ例
えぽ１０００六程度形成する。また、この窒化膜の代わ
りにシランを含むガス雰囲気中で同しＣＶＤ法を用いて
ポリシリコンを厚さ１．５μｍ程度形成する。他にこの
膜３の例としてはシラン（ＳＩＨ４）とＮ２０を含むガ
ス雰囲気中で同じ＜ ＣＶ Ｄ法を用いて５ｉＯｚを厚
さ例えば２５００〜３０００Å程度形成したり、またＰ
ＳＧ膜を１．０ｕｍ程度形成してもよい。このように、
膜３はそれぞれの目的に応して材質や厚さ等を適宜選択
して形成する。しかし、いずれにしても膜３はＣＶ Ｄ
法で形成された膜であるかまたはスパッタリング法によ
る膜なのでウェハの表面も裏面も凸凹が存在し、特にウ
ェハ裏面の凸凹は大きく面内分布が均一ではない。例え
ば、上記ポリシリコンの場合、ウェハ表面のＬＴＶ１３
Ｇｉ０・８μｍ程度である。ここでウェハを真空チャッ
クに固定すると、前に述べたようにウェハ表面のＬＴＶ
は拡大してしまう。このようすを第３図に示す。
（Ｓｉ）基板１の両面に厚さ例えば２００〜３００人程
度の熱酸成長（二酸化シリコン、ＳｉＯ２）２を形成す
る。この際、熱酸化膜２はＳｉ基板１上を均一に成長す
るため熱酸化膜２の面内分布番よ一定であり、平坦に保
たれている。次に、この熱酸化膜２の上に目的に応して
両面に膜３を形成する。膜３としてはいろいろな例が掲
げられる。例えば、シラン（ＳｉＨ，）とアンモニアを
含むガス雰囲気中でＣＶＤ （Ｃｈ ｅｍ ｊ ｃ ａ
ｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用
いて、窒化シリコン（Ｓｉ、Ｎ４）等の窒化膜を厚さ例
えぽ１０００六程度形成する。また、この窒化膜の代わ
りにシランを含むガス雰囲気中で同しＣＶＤ法を用いて
ポリシリコンを厚さ１．５μｍ程度形成する。他にこの
膜３の例としてはシラン（ＳＩＨ４）とＮ２０を含むガ
ス雰囲気中で同じ＜ ＣＶ Ｄ法を用いて５ｉＯｚを厚
さ例えば２５００〜３０００Å程度形成したり、またＰ
ＳＧ膜を１．０ｕｍ程度形成してもよい。このように、
膜３はそれぞれの目的に応して材質や厚さ等を適宜選択
して形成する。しかし、いずれにしても膜３はＣＶ Ｄ
法で形成された膜であるかまたはスパッタリング法によ
る膜なのでウェハの表面も裏面も凸凹が存在し、特にウ
ェハ裏面の凸凹は大きく面内分布が均一ではない。例え
ば、上記ポリシリコンの場合、ウェハ表面のＬＴＶ１３
Ｇｉ０・８μｍ程度である。ここでウェハを真空チャッ
クに固定すると、前に述べたようにウェハ表面のＬＴＶ
は拡大してしまう。このようすを第３図に示す。
第３図（ａ）はウェハを真空チャックに吸着させる前の
状態を示しており、同図（ｂ）は真空チャックムこ吸着
させた状態を示している。（ｂ）に示すように、（ａ）
の状態のまま真空チャック６にウェハを吸着させるとウ
ェハ裏面の凸凹がウェハ表面に転写されＬＴＶは１・８
μｍ程度に拡大する。この表面に有機感光膜５を被着す
ると、有機感光膜５が厚く形成された部分と薄く形成さ
れた部分の差が大きくなり露光の際の被写体深度にＬＴ
Ｖがおさまらなくなり解像度が低下してしまう。
状態を示しており、同図（ｂ）は真空チャックムこ吸着
させた状態を示している。（ｂ）に示すように、（ａ）
の状態のまま真空チャック６にウェハを吸着させるとウ
ェハ裏面の凸凹がウェハ表面に転写されＬＴＶは１・８
μｍ程度に拡大する。この表面に有機感光膜５を被着す
ると、有機感光膜５が厚く形成された部分と薄く形成さ
れた部分の差が大きくなり露光の際の被写体深度にＬＴ
Ｖがおさまらなくなり解像度が低下してしまう。
これは転写パターンの寸法精度を損なう原因となる。
第１図（ｂ）参照。
次に、後のウェハ裏面エツチング除去の際生しるダスト
の付着を防止するために、ウェハ表面にのみレジスト４
を塗布する。
の付着を防止するために、ウェハ表面にのみレジスト４
を塗布する。
第１図（ｃ）参照。
そして、ウェットエツチングまたはドライエツチングを
施して熱酸化膜２をエツチングストッパーにしてウェハ
裏面の膜３を除去する。ここで、ドライエツチングを施
した場合、膜３がポリシリコンならば熱酸化膜２とのエ
ツチングレート比は２０程度あり、膜３が窒化膜ならば
、熱酸化膜２とのエツチングレート比は３〜４程度にな
る。また、膜３がＰＳＧなら熱酸化膜２とのエッチレー
ト比は１〜２程度になる。従って、膜３が窒化膜やＰＳ
Ｇの場合にはドライエ・ノチングよりもウェットエンチ
ングの方がエッチレート比が得られるので好ましい。窒
化膜ならばリン酸を含む水溶液を用いてウェットエツチ
ングすれば熱酸化膜２に対して数百のエッチレート比が
とれるし、ＰＳＧ膜ならばフン酸を含む水溶液中かまた
はいわゆるバッフアートフン酸水溶液中でウェットエツ
チングすれば、これも熱酸化膜２に対して数百のエッチ
レート比が得られ、膜３のみを選択的に除去できる。尚
、膜３にＳｉ○２膜３を形成した場合は膜２も５ｉ０２
膜なので膜３とＳｉ○２膜２は同時にエツチングされ第
１図（Ｃ゛ ）のようにウェハ裏面はＳｉ基板が表出す
る。いずれにしてもウェハ裏面は熱酸化膜２か或いはＳ
ｉ基板１が表出した状態なので平坦化される。但し、熱
酸化膜２は残っていた方がウェハ裏面に傷がつくのを防
げる。尚、この際、熱酸化膜２は窒化膜であってもよい
。すなわち、膜２が膜３をエツチング除去する際のエツ
チングストッパーになればよい。そして、その場合、上
に述べてきたように膜３だけを選択的に除去できるよう
にドライエツチング或いはウェットエンチング等を施し
ウェハ裏面を平坦化すればよい。尚、このエツチング除
去の際、ウェハ表面のレジスト膜４にダストが付着する
可能性がある。しかし、次に示す第１図（ｄ）の工程で
レジスト膜４を除去し、代わりに有機感光膜５を再塗布
するので、この際レジス１−Ｍ４に付着したダストは取
り除かれる。
施して熱酸化膜２をエツチングストッパーにしてウェハ
裏面の膜３を除去する。ここで、ドライエツチングを施
した場合、膜３がポリシリコンならば熱酸化膜２とのエ
ツチングレート比は２０程度あり、膜３が窒化膜ならば
、熱酸化膜２とのエツチングレート比は３〜４程度にな
る。また、膜３がＰＳＧなら熱酸化膜２とのエッチレー
ト比は１〜２程度になる。従って、膜３が窒化膜やＰＳ
Ｇの場合にはドライエ・ノチングよりもウェットエンチ
ングの方がエッチレート比が得られるので好ましい。窒
化膜ならばリン酸を含む水溶液を用いてウェットエツチ
ングすれば熱酸化膜２に対して数百のエッチレート比が
とれるし、ＰＳＧ膜ならばフン酸を含む水溶液中かまた
はいわゆるバッフアートフン酸水溶液中でウェットエツ
チングすれば、これも熱酸化膜２に対して数百のエッチ
レート比が得られ、膜３のみを選択的に除去できる。尚
、膜３にＳｉ○２膜３を形成した場合は膜２も５ｉ０２
膜なので膜３とＳｉ○２膜２は同時にエツチングされ第
１図（Ｃ゛ ）のようにウェハ裏面はＳｉ基板が表出す
る。いずれにしてもウェハ裏面は熱酸化膜２か或いはＳ
ｉ基板１が表出した状態なので平坦化される。但し、熱
酸化膜２は残っていた方がウェハ裏面に傷がつくのを防
げる。尚、この際、熱酸化膜２は窒化膜であってもよい
。すなわち、膜２が膜３をエツチング除去する際のエツ
チングストッパーになればよい。そして、その場合、上
に述べてきたように膜３だけを選択的に除去できるよう
にドライエツチング或いはウェットエンチング等を施し
ウェハ裏面を平坦化すればよい。尚、このエツチング除
去の際、ウェハ表面のレジスト膜４にダストが付着する
可能性がある。しかし、次に示す第１図（ｄ）の工程で
レジスト膜４を除去し、代わりに有機感光膜５を再塗布
するので、この際レジス１−Ｍ４に付着したダストは取
り除かれる。
第１図（ｄ）参照。
最後にウェハ表面のレジスト膜４を通常の方法で除去し
て、その代わりに有機感光膜５を再塗布する。これでウ
ェハ裏面を平坦化する際に生した、すなわちウェハ裏面
の膜３を除去する際に生したレジスト膜４上に付着した
ダストを取り除け、新しく有機感光膜を形成できる。尚
、第１図（Ｃ゛）の工程をとった場合は、第１図（ｄ”
）のようになる。
て、その代わりに有機感光膜５を再塗布する。これでウ
ェハ裏面を平坦化する際に生した、すなわちウェハ裏面
の膜３を除去する際に生したレジスト膜４上に付着した
ダストを取り除け、新しく有機感光膜を形成できる。尚
、第１図（Ｃ゛）の工程をとった場合は、第１図（ｄ”
）のようになる。
そして、このウェハを真空チャックに吸着させてパター
ンを焼きつける。これでウェハ裏面は平坦化された状態
で真空チャンクに取りつけられるので、ウェハ裏面の凸
凹が吸着の際ウェハ表面に転写されてウェハ表面の凸凹
が増幅されることもなくなる。従って、膜３としてポリ
シリコンを選んだ場合は第１図（ａ）で示した初期のＬ
ＴＶ Ｏ・８μｍ程度で露光を行える。すなわち、有
機感光膜５を第３図（ｂ）のように厚く形成せずに、厚
さむらなく蒲＜形成できるのでＬＴＶは被写体深度１．
５μｍ内におさまり、解像度を低下させずにすむ。従っ
て、微細パターンを鮮明に焼きつけられ、転写パターン
の寸法精度は従来より向上する。
ンを焼きつける。これでウェハ裏面は平坦化された状態
で真空チャンクに取りつけられるので、ウェハ裏面の凸
凹が吸着の際ウェハ表面に転写されてウェハ表面の凸凹
が増幅されることもなくなる。従って、膜３としてポリ
シリコンを選んだ場合は第１図（ａ）で示した初期のＬ
ＴＶ Ｏ・８μｍ程度で露光を行える。すなわち、有
機感光膜５を第３図（ｂ）のように厚く形成せずに、厚
さむらなく蒲＜形成できるのでＬＴＶは被写体深度１．
５μｍ内におさまり、解像度を低下させずにすむ。従っ
て、微細パターンを鮮明に焼きつけられ、転写パターン
の寸法精度は従来より向上する。
以上、説明したように本発明によればフォトリソグラフ
ィ技術における露光の際、安定した解像度及び転写パタ
ーンの寸法精度が得られるので、半導体素子の微細パタ
ーンを容易に焼きつけられるようになる。従って、半導
体素子の微細化に寄与するところが大きい。
ィ技術における露光の際、安定した解像度及び転写パタ
ーンの寸法精度が得られるので、半導体素子の微細パタ
ーンを容易に焼きつけられるようになる。従って、半導
体素子の微細化に寄与するところが大きい。
第１図は本発明の詳細な説明するための要部断面図、第
２図は半導体ウェハの断面図、第３図はウェハ裏面を除
去せずに真空チャック上に固定した状態を説明するため
のウェハ断面図である。 図中、 １：半導体基板 ２：熱酸化膜 ３：膜 ４ニレジスト膜 ５：有機感光膜 ６：真空チャック １０：ウェハ表面 １１：ウェハ裏面 １２：半導体ウェハ １３ ： ＬＴＶ ：＄−会Ｊ力の工程ｋま在明するｒ二めの要ｇ昏護カ′
面節第１ 図（：ｆの１） 本発明の工禾至を説、朗するための要ぶ壇弁面図第１
図（その２）
２図は半導体ウェハの断面図、第３図はウェハ裏面を除
去せずに真空チャック上に固定した状態を説明するため
のウェハ断面図である。 図中、 １：半導体基板 ２：熱酸化膜 ３：膜 ４ニレジスト膜 ５：有機感光膜 ６：真空チャック １０：ウェハ表面 １１：ウェハ裏面 １２：半導体ウェハ １３ ： ＬＴＶ ：＄−会Ｊ力の工程ｋま在明するｒ二めの要ｇ昏護カ′
面節第１ 図（：ｆの１） 本発明の工禾至を説、朗するための要ぶ壇弁面図第１
図（その２）
Claims (1)
- 半導体基板の第１の主面上に膜を形成し、該膜の上に感
光性レジスト膜を形成し、前記半導体基板の第１の主面
に対向する第２の主面を支持具の平坦面に密着させた状
態で露光を行う半導体装置の製造方法において、第２の
主面が平坦な半導体基板（１）の第２の主面と第１の主
面上に厚さが略一様な膜を少なくとも１層以上形成する
工程と、第１の主面上に形成した膜上に保護膜（４）を
形成する工程と、第２の主面上の膜を半導体基板と同程
度に平坦な面が出るまで選択的にエッチング除去する工
程と、しかる後、該保護膜（４）を除去した後、前記第
１の主面側に被着・形成した膜（３）上に感光性レジス
ト膜（５）を形成し、該半導体基板（１）の前記第２の
主面側を前記支持具（６）の平坦面に密着させるように
保持して露光を行う工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2065101A JPH03265121A (ja) | 1990-03-15 | 1990-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2065101A JPH03265121A (ja) | 1990-03-15 | 1990-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03265121A true JPH03265121A (ja) | 1991-11-26 |
Family
ID=13277180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2065101A Pending JPH03265121A (ja) | 1990-03-15 | 1990-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03265121A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005039155A (ja) * | 2003-07-18 | 2005-02-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及びそれに用いる半導体基板の製造方法 |
| JP2008177468A (ja) * | 2007-01-22 | 2008-07-31 | Tokyo Electron Ltd | 基板の処理方法、塗布処理装置及び基板処理システム |
| JP2015180953A (ja) * | 2008-05-21 | 2015-10-15 | ケーエルエー−テンカー・コーポレーションＫｌａ−Ｔｅｎｃｏｒ Ｃｏｒｐｏｒａｔｉｏｎ | ツール及びプロセスの効果を分離する基板マトリクス |
-
1990
- 1990-03-15 JP JP2065101A patent/JPH03265121A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005039155A (ja) * | 2003-07-18 | 2005-02-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及びそれに用いる半導体基板の製造方法 |
| JP2008177468A (ja) * | 2007-01-22 | 2008-07-31 | Tokyo Electron Ltd | 基板の処理方法、塗布処理装置及び基板処理システム |
| JP2015180953A (ja) * | 2008-05-21 | 2015-10-15 | ケーエルエー−テンカー・コーポレーションＫｌａ−Ｔｅｎｃｏｒ Ｃｏｒｐｏｒａｔｉｏｎ | ツール及びプロセスの効果を分離する基板マトリクス |
| JP2017201402A (ja) * | 2008-05-21 | 2017-11-09 | ケーエルエー−テンカー・コーポレーションＫｌａ−Ｔｅｎｃｏｒ Ｃｏｒｐｏｒａｔｉｏｎ | ツール及びプロセスの効果を分離する基板マトリクス |
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