JPH02237066A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02237066A JPH02237066A JP5691289A JP5691289A JPH02237066A JP H02237066 A JPH02237066 A JP H02237066A JP 5691289 A JP5691289 A JP 5691289A JP 5691289 A JP5691289 A JP 5691289A JP H02237066 A JPH02237066 A JP H02237066A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は絶縁基板上に素子形成層である半導体層を被着
した、いわゆるＳＯＴ基板の形成に関し、厚さの均一な
素子形成層が得られる貼り合わせ型ＳＯＩ基板の製造方
法を提供することを目的とし、 通常の貼り合わせ型ＳＯＩ基板の形成工程に従って、素
子形成層の所定の厚さ近くまでＳｉ単結晶層を研磨し、
該研磨されたＳｉ層に溝を掘り、？溝の底にＳｉＯ■層
を形成して研磨することにより、このＳｉＯ■層表面と
同じ高さまで前記ＳｉＨの厚さを減ずる工程を包含して
構成する。
した、いわゆるＳＯＴ基板の形成に関し、厚さの均一な
素子形成層が得られる貼り合わせ型ＳＯＩ基板の製造方
法を提供することを目的とし、 通常の貼り合わせ型ＳＯＩ基板の形成工程に従って、素
子形成層の所定の厚さ近くまでＳｉ単結晶層を研磨し、
該研磨されたＳｉ層に溝を掘り、？溝の底にＳｉＯ■層
を形成して研磨することにより、このＳｉＯ■層表面と
同じ高さまで前記ＳｉＨの厚さを減ずる工程を包含して
構成する。
ＳｉＪｌの研磨が進んで溝底のＳｉＯ■層と同じ高さに
なると、Ｓ ｉ Ｏ ｔがストツバとして働くため、こ
の部分ではＳｉの厚みの減少は殆ど進まなくなり、より
厚く残ったＳｉ層の研磨だけが進むことになる。その結
果、最初の研磨で残されたＳｉ層の厚さに不均一があっ
ても、最終的には素子形成層であるＳｉ層の厚さはウェ
ハ全面にわたって均一となる。
なると、Ｓ ｉ Ｏ ｔがストツバとして働くため、こ
の部分ではＳｉの厚みの減少は殆ど進まなくなり、より
厚く残ったＳｉ層の研磨だけが進むことになる。その結
果、最初の研磨で残されたＳｉ層の厚さに不均一があっ
ても、最終的には素子形成層であるＳｉ層の厚さはウェ
ハ全面にわたって均一となる。
本発明はＳＯＩと通称される集積回路形成用の基板に関
わり、均一な厚さの半導体層が得られるＳＯＩ基板の製
造方法に関わる。
わり、均一な厚さの半導体層が得られるＳＯＩ基板の製
造方法に関わる。
集積回路をバルク状の半導体基板に作り込むのに比べて
、絶縁材料上に設けられた薄い半導体層に各種の素子を
形成する方が、素子特性や素子間分離の点で有利である
。このような見地から、第３図に示されるような集積回
路用基板が求められている。これがＳｏｌ基板である。
、絶縁材料上に設けられた薄い半導体層に各種の素子を
形成する方が、素子特性や素子間分離の点で有利である
。このような見地から、第３図に示されるような集積回
路用基板が求められている。これがＳｏｌ基板である。
該図面で、１はＳｉ単結晶ウェハ、２はＳｉｎｇ膜であ
り、３が素子形成のためのＳｉ単結晶層である。１はＳ
ｉ Ｏ ｚ膜２とＳｉ単結晶層３を保持する支持台で
あるが、熱処理を受けた際の変形や応力発生を避けるた
めに素子形成層と同材料とするのが通常で、Ｓｉ単結晶
が用いられる。
り、３が素子形成のためのＳｉ単結晶層である。１はＳ
ｉ Ｏ ｚ膜２とＳｉ単結晶層３を保持する支持台で
あるが、熱処理を受けた際の変形や応力発生を避けるた
めに素子形成層と同材料とするのが通常で、Ｓｉ単結晶
が用いられる。
？従来の技術〕
上記の構造体の通常の製造方法は第４図（ａ）〜（Ｃ）
に示される通りである。以下、該図面を参照しながら製
造工程を説明する。
に示される通りである。以下、該図面を参照しながら製
造工程を説明する。
（ａ）図の如く、２枚の単結晶Ｓｉウェハの表面を熱酸
化してＳｉＯ■膜２を形成する。このＳｉＯｚ膜どうし
を突き合わせた状態に保持し、加熱すると、ら）図の如
く２枚のウェハは固く接着される。続いて、貼り合わせ
た一方のＳｉウェハに化学・機械研磨を施し、素子形成
に適した厚さを残すと、（Ｃ）図の如＜ＳＯＩ基板とな
る。
化してＳｉＯ■膜２を形成する。このＳｉＯｚ膜どうし
を突き合わせた状態に保持し、加熱すると、ら）図の如
く２枚のウェハは固く接着される。続いて、貼り合わせ
た一方のＳｉウェハに化学・機械研磨を施し、素子形成
に適した厚さを残すと、（Ｃ）図の如＜ＳＯＩ基板とな
る。
このように形成されたＳＯＩ基板は素子形成層のＳｉ層
がバルク結晶並みの良好な品質であることから高性能Ｌ
ＳＩ用の基板として注目されている。なお、上記化学・
機械研磨は、例えばアルカリ系のＳｉエッチング液を注
ぎながら研磨布でＳｉ表面を擦過することによって減摩
する処理である。
がバルク結晶並みの良好な品質であることから高性能Ｌ
ＳＩ用の基板として注目されている。なお、上記化学・
機械研磨は、例えばアルカリ系のＳｉエッチング液を注
ぎながら研磨布でＳｉ表面を擦過することによって減摩
する処理である。
このように、貼り合わせウェハの一方を研磨する方法で
は、素子形成層として残す部分の厚さを均一にすること
が困難である。通常数百μｍの厚さのあるウェハの大部
分を研磨除去し、１μｍ以下の層を残そうとするのであ
るから、研磨の進行がウェハ面内でばらついて残される
Ｓｉ層の厚さが不均一になり易く、ＳＯ■基板の製造歩
留まりを低いものとしている。
は、素子形成層として残す部分の厚さを均一にすること
が困難である。通常数百μｍの厚さのあるウェハの大部
分を研磨除去し、１μｍ以下の層を残そうとするのであ
るから、研磨の進行がウェハ面内でばらついて残される
Ｓｉ層の厚さが不均一になり易く、ＳＯ■基板の製造歩
留まりを低いものとしている。
本発明の目的はＳＯＩ型基板の形成に於いて、素子形成
層である．ＳｉＱの厚さを均一に揃える処理法を提供す
ることであり、それによってＳＯＩ型ＩＣ基板の製造歩
留まりを向上させることである。
層である．ＳｉＱの厚さを均一に揃える処理法を提供す
ることであり、それによってＳＯＩ型ＩＣ基板の製造歩
留まりを向上させることである。
？課題を解決するための手段〕
上記目的を達成するため、本発明の第１には２枚の単結
晶Ｓｉウェハを酸化膜を介して貼り合わせる工程、 該貼り合わせたＳｉウェハの一方の厚さを減じ、素子形
成層に要求される厚さを下回ることのない厚さのＳｉ単
結晶層を残す工程、 該厚さを減じたＳｉ層の一部及び該一部Ｓｉ層の底面に
隣接する前記酸化膜を選択的に除去し、その深さに比べ
てその幅が大である溝を形成する工程、 該溝の底面に露出したＳｉを熱酸化して二酸化珪素（Ｓ
ｉＯｚ）Ｎを形成し、該ＳｉＯ■層の厚さを前記絶縁材
料層の厚さよりも大とする工程、前記溝を形成したＳｉ
単結晶層を研磨してその厚さを減じ、その表面の位置を
前記溝底面に堆積したＳ ｉ Ｏ ｚ層の上面と一致さ
せる工程とが包含される。
晶Ｓｉウェハを酸化膜を介して貼り合わせる工程、 該貼り合わせたＳｉウェハの一方の厚さを減じ、素子形
成層に要求される厚さを下回ることのない厚さのＳｉ単
結晶層を残す工程、 該厚さを減じたＳｉ層の一部及び該一部Ｓｉ層の底面に
隣接する前記酸化膜を選択的に除去し、その深さに比べ
てその幅が大である溝を形成する工程、 該溝の底面に露出したＳｉを熱酸化して二酸化珪素（Ｓ
ｉＯｚ）Ｎを形成し、該ＳｉＯ■層の厚さを前記絶縁材
料層の厚さよりも大とする工程、前記溝を形成したＳｉ
単結晶層を研磨してその厚さを減じ、その表面の位置を
前記溝底面に堆積したＳ ｉ Ｏ ｚ層の上面と一致さ
せる工程とが包含される。
？た本発明の第２では、前記第１の発明の処理に於いて
、 前記厚さを減じたＳｉ層に形成される溝の深さは、前記
厚さを減じたＳｉ層の該溝形成部の厚さを下回ることの
ない値であり、且つ 該溝の底面に形成されるＳｉＯ■層は堆積法によって形
成されることが特徴となっている。
、 前記厚さを減じたＳｉ層に形成される溝の深さは、前記
厚さを減じたＳｉ層の該溝形成部の厚さを下回ることの
ない値であり、且つ 該溝の底面に形成されるＳｉＯ■層は堆積法によって形
成されることが特徴となっている。
？作 用〕
本発明の如《、貼り合わせウェハ表面の随所に溝を設け
、該溝の底面を所定の厚さを持つＳ ｉ Ｏ ｚ膜で覆
った状態でＳｉ層の研磨を行うと、Ｓｉ層の厚さが減少
してＳｉＯ■膜と同じ高さに揃ったところでＳｉ層の研
磨は進まなくなる。これは化学・機械研磨のような処理
に於いて、Ｓｉのエッチング液を用いた場合にはＳｉＯ
■が殆ど研磨されないためである．即ち、厚さの調整さ
れたｓｔｏ．ＪＷが、研磨のストッパとして働くことに
なる。
、該溝の底面を所定の厚さを持つＳ ｉ Ｏ ｚ膜で覆
った状態でＳｉ層の研磨を行うと、Ｓｉ層の厚さが減少
してＳｉＯ■膜と同じ高さに揃ったところでＳｉ層の研
磨は進まなくなる。これは化学・機械研磨のような処理
に於いて、Ｓｉのエッチング液を用いた場合にはＳｉＯ
■が殆ど研磨されないためである．即ち、厚さの調整さ
れたｓｔｏ．ＪＷが、研磨のストッパとして働くことに
なる。
他方、Ｓｉ層の厚さがより大で、Ｓｉｏｗ膜がＳｉ層中
に沈んだままの部分ではＳｉの研磨が進行し、ストッパ
が働くまでＳｉ層の厚さは更に減少し続ける。そのため
素子形成層として残さるべきＳｉ層の厚さは、研Ｉｇ開
始時に不均一であっても、終了時にはウェハ全面にわた
って均一となっている。
に沈んだままの部分ではＳｉの研磨が進行し、ストッパ
が働くまでＳｉ層の厚さは更に減少し続ける。そのため
素子形成層として残さるべきＳｉ層の厚さは、研Ｉｇ開
始時に不均一であっても、終了時にはウェハ全面にわた
って均一となっている。
第１図（ａ）〜（ｅ）は本発明の第１の実施例の工程を
示す断面模式図であり、以下、該図面を参照しながら第
１の実施例の工程を説明する。該実施例は請求項（１）
の発明に相当する。
示す断面模式図であり、以下、該図面を参照しながら第
１の実施例の工程を説明する。該実施例は請求項（１）
の発明に相当する。
（ａ）図は公知の工程によって貼り合わせたＳｉウェハ
の一方を研磨してその厚さを減じた状態を示す。この時
点で、残されたＳｉＮ３の厚さは、素子形成層として残
すべきＳｉ層の厚さ以上となっている。特に、研磨面の
傾きに因る厚さの不均一がある場合には、最も薄い部分
でも、素子形成層の厚さを下回らないことが要求される
。図の１は支持側のＳｉウェハ、２はＳｉＯ２膜で通常
は熱酸化膜である。
の一方を研磨してその厚さを減じた状態を示す。この時
点で、残されたＳｉＮ３の厚さは、素子形成層として残
すべきＳｉ層の厚さ以上となっている。特に、研磨面の
傾きに因る厚さの不均一がある場合には、最も薄い部分
でも、素子形成層の厚さを下回らないことが要求される
。図の１は支持側のＳｉウェハ、２はＳｉＯ２膜で通常
は熱酸化膜である。
？れに（ｂ）図の如く溝４を形成する。処理法はＲＩＥ
のような常用の方法でよく、その深さは、ＳｉＯ■膜２
を完全に除去してウェハ１のＳｉ面が露出する程度とす
る。また、本実施例では溝の幅は数十μｍに設定されて
おり、一方、溝の深さは素子形成層が厚い場合でも１０
μｍより大となることはない。以下の説明から明らかに
なるように、本発明で所期の効果をあげるためには、溝
の幅Ｗは深さＤに比べて十分に大であることが必要であ
り、数倍或いはそれ以上に設定すべきである。これは後
出の第２の実施例でも同様である。
のような常用の方法でよく、その深さは、ＳｉＯ■膜２
を完全に除去してウェハ１のＳｉ面が露出する程度とす
る。また、本実施例では溝の幅は数十μｍに設定されて
おり、一方、溝の深さは素子形成層が厚い場合でも１０
μｍより大となることはない。以下の説明から明らかに
なるように、本発明で所期の効果をあげるためには、溝
の幅Ｗは深さＤに比べて十分に大であることが必要であ
り、数倍或いはそれ以上に設定すべきである。これは後
出の第２の実施例でも同様である。
続いて（Ｃ）図の如く溝底のＳｉを熱酸化してＳｉＯｚ
層５を形成する。該層の厚さは、その上面がＳｉ素子形
成層の上面と一致する値に設定される。この熱酸化で形
成されるＳ ｉ Ｏ ｚの厚さはウェハ全面にわたって
均一であり、Ｓｉ層３の厚さには影響されない。また、
図示されてはいないが、Ｓｉ層３の表面には窒化膜のよ
うな耐酸化マスクが設けられ、Ｓｉ層３の表面は酸化さ
れないが、溝の側壁に露出したＳｉ面にはＳ ｉ Ｏ
ｚ層が成長す？。
層５を形成する。該層の厚さは、その上面がＳｉ素子形
成層の上面と一致する値に設定される。この熱酸化で形
成されるＳ ｉ Ｏ ｚの厚さはウェハ全面にわたって
均一であり、Ｓｉ層３の厚さには影響されない。また、
図示されてはいないが、Ｓｉ層３の表面には窒化膜のよ
うな耐酸化マスクが設けられ、Ｓｉ層３の表面は酸化さ
れないが、溝の側壁に露出したＳｉ面にはＳ ｉ Ｏ
ｚ層が成長す？。
溝の幅が狭すぎる場合は、この処理でＳｉ層３に歪みや
欠陥が生じることになり、溝底のＳ ｉ Ｏ ｆ層の厚
さが不均一になることも起こる。そのために上記の如く
、溝の幅を十分大にすることが要求される。
欠陥が生じることになり、溝底のＳ ｉ Ｏ ｆ層の厚
さが不均一になることも起こる。そのために上記の如く
、溝の幅を十分大にすることが要求される。
溝底にＳ ｉ Ｏ ｚ層が形成されたウェハを、アミン
系のエッチング液を用いて研磨する。この処理ではＳｉ
とＳ ｉ Ｏ ｚの研磨速度が大幅に異なるので、Ｓｉ
の研磨が進行し、（ｄ）図左半のようにＳｉ層３の表面
とＳｉＯ■層５の表面が同じ高さになった部分では、Ｓ
ｉＯ■層５が研磨処理に対しストツパとして働き、それ
以上Ｓｉ層が研磨されることはない。一方、同図右半の
ようにＳｉ層がより厚く残る部分では研磨が進行し続け
る。
系のエッチング液を用いて研磨する。この処理ではＳｉ
とＳ ｉ Ｏ ｚの研磨速度が大幅に異なるので、Ｓｉ
の研磨が進行し、（ｄ）図左半のようにＳｉ層３の表面
とＳｉＯ■層５の表面が同じ高さになった部分では、Ｓ
ｉＯ■層５が研磨処理に対しストツパとして働き、それ
以上Ｓｉ層が研磨されることはない。一方、同図右半の
ようにＳｉ層がより厚く残る部分では研磨が進行し続け
る。
（ｅ）図に示されるように、ウェハ全域にわたってＳｉ
ＮとＳ ｉ ０ ２層の表面が同じ高さに揃うと、それ
以上は研磨が進行しなくなるので研磨を終了させる。以
上の処理によってＳＯ■基板が得られる。
ＮとＳ ｉ ０ ２層の表面が同じ高さに揃うと、それ
以上は研磨が進行しなくなるので研磨を終了させる。以
上の処理によってＳＯ■基板が得られる。
上記研磨の処理条件は、通常のＳｏｌ基板形成に於ける
と同じでよく、また溝側面に形成されるＳｉｎ，層は、
該研磨処理にとって好ましいものではないが、研磨面に
露出する面積は小であるから、Ｓｉ面の研磨を著しく妨
げることはない。
と同じでよく、また溝側面に形成されるＳｉｎ，層は、
該研磨処理にとって好ましいものではないが、研磨面に
露出する面積は小であるから、Ｓｉ面の研磨を著しく妨
げることはない。
研磨ストッパを形成する溝は、ウェハ面に均等に分散さ
せるべきであるが、形成した集積回路をチップに切断す
るための分離領域に設ければ、素子形成領域の面積を減
ずることなく、ウェハ全面に均等に配置されることにな
り、好都合であると言える。
せるべきであるが、形成した集積回路をチップに切断す
るための分離領域に設ければ、素子形成領域の面積を減
ずることなく、ウェハ全面に均等に配置されることにな
り、好都合であると言える。
次に、請求項（２）に対応する第２の実施例を説明する
。該実施例の工程は第２図（ａ）〜（Ｃ）に示されてお
り、以下の説明で参照される図面は第２図である。
。該実施例の工程は第２図（ａ）〜（Ｃ）に示されてお
り、以下の説明で参照される図面は第２図である。
本実施例でも、通常のＳｏｌ基板形成と同様に貼り合わ
せたＳｉウェハの一方を研磨し、第１の実施例と同じよ
うに溝を形成する。この状態が（ａ）図に模式的に示さ
れている。第１の実施例と異なる点は、本実施例ではＳ
ｉ層を溝底に残さないことが要求されるが、溝底にウェ
ハ１のＳｉ面を露？する必要はない点である。溝を掘る
ためのエッチング処理では、ＳｉとＳｉｎｇでエッチン
グ速度が大幅に異なるのが通常であるから、Ｓｉ層の除
去が完了したところでエッチング処理を停止すれば、（
ａ）図の状態となる。
せたＳｉウェハの一方を研磨し、第１の実施例と同じよ
うに溝を形成する。この状態が（ａ）図に模式的に示さ
れている。第１の実施例と異なる点は、本実施例ではＳ
ｉ層を溝底に残さないことが要求されるが、溝底にウェ
ハ１のＳｉ面を露？する必要はない点である。溝を掘る
ためのエッチング処理では、ＳｉとＳｉｎｇでエッチン
グ速度が大幅に異なるのが通常であるから、Ｓｉ層の除
去が完了したところでエッチング処理を停止すれば、（
ａ）図の状態となる。
次いで減圧ＣＶＤ法により、（ｂ）図の如く、溝底にＳ
ｉＯ■Ｎ６を堆積する。処理条件は基板温度５００゜Ｃ
、原料はＳｉＨ．＋Ｏ■であり、堆積層の厚さはＳｉ素
子形成層と同じにする。これは本質的にはＳｉｎｇ層の
表面とＳｉ素子形成層の表面を同じにするのであるが、
前工程でＳ ｉ Ｏ ２層２が殆どエッチングされない
ことから、堆積層の厚さがこのように設定されるもので
ある。
ｉＯ■Ｎ６を堆積する。処理条件は基板温度５００゜Ｃ
、原料はＳｉＨ．＋Ｏ■であり、堆積層の厚さはＳｉ素
子形成層と同じにする。これは本質的にはＳｉｎｇ層の
表面とＳｉ素子形成層の表面を同じにするのであるが、
前工程でＳ ｉ Ｏ ２層２が殆どエッチングされない
ことから、堆積層の厚さがこのように設定されるもので
ある。
減圧ＣＶＤ法は被覆性が良いので、この処理でも溝の側
面に、ほ！゛同じ厚さのＳ ｉ Ｏ ｔ層が被着する。
面に、ほ！゛同じ厚さのＳ ｉ Ｏ ｔ層が被着する。
既述したように、これは好ましいことではないが、以後
の処理に障害となる程ではなく、厚さの制御精度の良い
点が評価されることになる。
の処理に障害となる程ではなく、厚さの制御精度の良い
点が評価されることになる。
側面にＳｉｎｇの被着を無くしたい場合は、スパッタリ
ングのように被覆性の悪い堆積法に依ればよい。
ングのように被覆性の悪い堆積法に依ればよい。
以下第１の実施例と同様、研磨により（Ｃ）図のＳＯＩ
基板を得る。この研磨でも溝底のＳｉＯｚＪｍがストツ
パとして働くことは、第１の実施例に於けると同様であ
り、それによって素子形成層の厚さがウェハ全面にわた
って均一となる。
基板を得る。この研磨でも溝底のＳｉＯｚＪｍがストツ
パとして働くことは、第１の実施例に於けると同様であ
り、それによって素子形成層の厚さがウェハ全面にわた
って均一となる。
第２の実施例では、溝の幅は第１の実施例より若干小で
あってもよいが、溝底に形成するＳ ｉ Ｏ ｚ層をス
トツパとして有効に機能させるには、その厚さをウェハ
全面で均一にすることが必要であり、そのためには溝の
幅が狭すぎることは避けるべきであって、第１の実施例
と同じように、幅を深さの数倍とすることが望ましい。
あってもよいが、溝底に形成するＳ ｉ Ｏ ｚ層をス
トツパとして有効に機能させるには、その厚さをウェハ
全面で均一にすることが必要であり、そのためには溝の
幅が狭すぎることは避けるべきであって、第１の実施例
と同じように、幅を深さの数倍とすることが望ましい。
研磨処理のストツバを堆積によって形成すれば、熱酸化
に依る場合のような、素子形成層に歪みや欠陥が発生す
るおそれが解消され、結晶性の良好な素子形成層を得る
ことができる。
に依る場合のような、素子形成層に歪みや欠陥が発生す
るおそれが解消され、結晶性の良好な素子形成層を得る
ことができる。
以上説明したように、本発明によれば素子形成層の厚さ
がウェハ全域に渡って均一であり、結晶性も良好なＳＯ
Ｉ基板を確実に形成することが出来る。
がウェハ全域に渡って均一であり、結晶性も良好なＳＯ
Ｉ基板を確実に形成することが出来る。
第１図は第１の実施例の工程を示す断面模式図、第２図
は第２の実施例の工程を示す断面模式図、第３図は公知
のＳＯＩ基板の構造を示す断面模式図、 第４図は従来のＳＯＩ基板の形成工程を示す模式図であ
って、 図に於いて １はＳｉウェハ、 ２はＳｉＯ■膜、 ３は単結晶Ｓｉ層、 ４は溝、 ５は熱酸化ＳｉＯｚＮ、 ６ ハＣ Ｖ Ｄ Ｓ ｉ Ｏ ｔ層、第１の実施例の
工程を示す断面模式図 第１図 第２の実施例の工程を示す断面模式図 第２図 公知のＳＯＩ基板を示す断面模式図 第３図
は第２の実施例の工程を示す断面模式図、第３図は公知
のＳＯＩ基板の構造を示す断面模式図、 第４図は従来のＳＯＩ基板の形成工程を示す模式図であ
って、 図に於いて １はＳｉウェハ、 ２はＳｉＯ■膜、 ３は単結晶Ｓｉ層、 ４は溝、 ５は熱酸化ＳｉＯｚＮ、 ６ ハＣ Ｖ Ｄ Ｓ ｉ Ｏ ｔ層、第１の実施例の
工程を示す断面模式図 第１図 第２の実施例の工程を示す断面模式図 第２図 公知のＳＯＩ基板を示す断面模式図 第３図
Claims (2)
- （１）２枚の単結晶Ｓｉウェハを絶縁材料膜を介して貼
り合わせる工程、 該貼り合わせたＳｉウェハの一方の厚さを減じ、素子形
成層に要求される厚さを下回ることのない厚さのＳｉ単
結晶層を残す工程、 該厚さを減じたＳｉ層の一部及び該一部Ｓｉ層の底面に
隣接する前記絶縁材料膜を選択的に除去し、その深さに
比べてその幅が大である溝を形成する工程、 該溝の底面に露出したＳｉを熱酸化して二酸化珪素（Ｓ
ｉＯ＿２）層を形成し、該ＳｉＯ＿２層の厚さを前記絶
縁材料層の厚さよりも大とする工程、 前記溝を形成したＳｉ単結晶層の厚さを減じ、その表面
の位置を前記溝底面に堆積したＳｉＯ＿２層の上面と一
致させる工程 とを包含することを特徴とする半導体装置の製造方法。 - （２）請求項（１）の半導体装置の製造方法に於いて、
前記厚さを減じたＳｉ層に形成される溝の深さは、前記
厚さを減じたＳｉ層の該溝形成部の厚さを下回ることの
ない値であり、且つ 該溝の底面に形成されるＳｉＯ＿２層は堆積法によって
形成される ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056912A JP2855639B2 (ja) | 1989-03-09 | 1989-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056912A JP2855639B2 (ja) | 1989-03-09 | 1989-03-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237066A true JPH02237066A (ja) | 1990-09-19 |
| JP2855639B2 JP2855639B2 (ja) | 1999-02-10 |
Family
ID=13040674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056912A Expired - Lifetime JP2855639B2 (ja) | 1989-03-09 | 1989-03-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855639B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399233A (en) * | 1991-12-05 | 1995-03-21 | Fujitsu Limited | Method of and apparatus for manufacturing a semiconductor substrate |
| US5643837A (en) * | 1992-04-15 | 1997-07-01 | Nec Corporation | Method of flattening the surface of a semiconductor device by polishing |
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1989
- 1989-03-09 JP JP1056912A patent/JP2855639B2/ja not_active Expired - Lifetime
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| CN117364235B (zh) * | 2023-12-07 | 2024-03-26 | 度亘核芯光电技术(苏州)有限公司 | 选区外延生长方法及其中使用的掩膜结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2855639B2 (ja) | 1999-02-10 |
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