JPH03265141A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔概　要〕 液晶表示装置やエレクトロルミネッセンス等の駆動に用
いる薄膜トランジスタマトリクスの製造方法に関し、 動作半導体層表面を汚染することなく保護膜とソース、
ドレイン電極間の隙間を無くし、かつ薄膜トランジスタ
特性の向上と安定化を目的とし、透明絶縁性基板上に、
ゲート電極、ゲート絶縁膜および動作半導体層がこの順
に積層され、該動作半導体層上の前記ゲート電極直上部
に保護膜と、該保護膜を挟んでその両側にソース電極お
よびドレイン電極が対向配置されてなる薄膜トランジス
タを製造するに際し、透明絶縁性基板上にゲート電極を
形成した後、ゲート絶縁膜、動作半導体層および絶縁膜
を含む下層膜と該下層膜に対して選択エツチング可能な
上層膜との多層膜を積層し、該多層膜の上に前記ゲート
電極に自己整合したレジスト膜を形成し、該レジスト膜
をマスクとして、前記多層膜の上層膜の露出部を選択的
に除去し、次いで、前記レジスト膜を除去した後、前記
下層膜の露出部を除去して保護膜を画定し、次いで、該
保護膜の端部上に端部を重ね合わせたソース電極および
ドレイン電極を形成する工程を含む構成とする。 〔産業上の利用分野〕 本発明は、液晶表示装置やエレクトロルミネッセンス等
の駆動に用いる薄膜トランジスタマトリクスとその製造
方法に関する。 上記薄膜トランジスタマトリクスは、数１０万個のＴＰ
Ｔを無欠陥で作製する必要がある。またその特性は長時
間使用しても安定していることが必要であり、かつ鮮明
な画像を得るためには、薄膜トランジスタのオン・オフ
特性など各種特性が良好であることを要する。 〔従来の技術〕 第５図に従来のリフトオフ法を用いた自己整合型薄膜ト
ランジスタの製造方法を示す。 図中Ｇはゲート電極、１はガラス基板のような透明絶縁
性基板、２はＳｉＮ膜のようなゲート絶縁膜、３は動作
半導体層で例えばａ−３ｉ層、４は保護膜で例えばＳｉ
Ｏ２膜、５は密着層としてのａ−３ｉ層、６はコンタク
層で例えばｎ”　ａＳｉ層、７はソース、ドレインの電
極金属膜で例えばＴｉ膜、Ｄはドレイン電極、Ｓはソー
ス電極である。

【第５図（ａ）参照】 透明絶縁性基板ｌ上にゲート電極Ｇを形成した後、Ｐ’
−ＣＶＤ法によりゲート絶縁膜２としてのＳｉＮ膜、動
作半導体層３としてのａ−３ｉ層。 ５ｉｎ２膜からなる保護膜４．ａ−３ｉ層からなる密着
層５を連続成膜する。 次いでその上に、ポジ型のフォトレジストを塗布し、透
明絶縁性基板１裏面よりゲート電極Ｇをマスクとして露
光を行ない、ゲート電極Ｇに自己整合したレジスト膜８
を形成する。

【同図（ｂ）参照】

上記レジスト膜８をマスクとして密着層５．保護膜４の
露出部を除去し、そのあと、コンタクト層６としてｎ″
ａ−３ｉ、電極金属膜７としてのＴｉ膜を連続形成する
。

【同図（Ｃ）参照】

次いで上記レジスト膜８を除去して、その上に付着した
電極金属膜７およびコンタクト層６をリフトオフする。

〔発明が解決しようとする課題］ 以上の工程で作製した薄膜トランジスタでは、リフトオフの際に、保護膜４と隣接するソース電極Ｓ、ドレイン電極りとの間に隙間９が生しる。 このように隙間９が生じると、熱膨張係数の違いによってゲート絶縁膜２にクランクが生しやすく、その結果、ソース−ゲート間のリーク電流が生し、表示上点欠陥を生じる。 また、リフトオフ法を用いる製造方法では、コンタクト層６および電極金属膜７を形成する際にレジスト膜８が存在する。従って、これらの成膜工程では成膜温度が１２０°Ｃ以下でなければならない。そのため薄膜トランジスタの各種特性が不安定になりやすい原因にもなっている。 そこでリフトオフ法を用いない工程とすると、保護膜４を形成するためのエツチングを終了した後、マスクとして用いたレジスト膜を剥離する必要がある。このレジスト剥離工程では、保護膜４の除去あとに動作半導体層３が露出しているため、レジスト剥離液によって動作半導体層３表面が汚染され、薄膜トランジスタ特性が劣化する問題がある。 このように従来の製造方法では、保護膜形成工程からソース、ドレイン電極を形成するまでの間で、いずれも何らかの問題がある。 本発明は、動作半導体層表面を汚染することなく保護膜とソース、ドレイン電極間の隙間を無くし、かつ薄膜トランジスタ特性の向上と安定化を目的とする。 〔課題を解決するための手段〕

本発明に係る薄膜トランジスタの製造方法を第１図によ
り説明する。

【第１図（ａ）参照】 透明絶縁性基板１上に、ゲート電極Ｇを形成した後、そ
の上を被覆するゲート絶縁膜２．動作半導体層３を成膜
し、更に、下層膜１３と上層膜１４との多層膜１５を形
成する。 上記多層膜１５は、例えば、下層膜１３を絶縁膜とし、
且つ、上層膜１４は下層膜１３に対して選択エツチング
可能な絶縁膜とする。

【第１図（ｂ）参照】 上記上層膜１４の上に、ゲート電極Ｇに自己整合したレ
ジスト膜８を形成し、これをマスクとして上層膜１４の
露出部をエツチング除去する。 この工程で、上層膜１４は下層膜１３に対して選択エツ
チング可能な材質を選んであるので、エツチングは上層
膜１４の露出部が除去された時点で停止する。従って、
エッチングの制御が容易である。

【第１図（Ｃ）参照】 上記マスクとして用いたレジスト膜８を除去する。この
工程においては、動作半導体層３は下層膜１３で被覆さ
れているので、レジスト剥離液による汚染を生じない。

【第１図（ｄ）参照】 下層膜１３のエツチングを行ない、その露出部を除去し
て、動作半導体層３を露出させる。本発明では動作半導
体層を露出させる工程でレジスト剥離液を用いていない
ので、動作半導体層の汚染は生しない。 上記エツチング除去で上層膜１４は、レジスト膜８に変
わってエツチングに対するマスクとして働く。従って、
上層膜１４もエツチングされ、その厚さを減しても、あ
るいは完全に除去されても差支えない。また、エツチン
グされなくても差し支えない。図には上層膜１４の厚さ
を滅した例を描いである。 以上で保護膜４が形成される。 このようにして形成された保護膜４のパターンは、ゲー
ト電極Ｇに自己整合したレジスト膜８と同一パターンを
有し、保護膜４の形成精度は従来と何ら変わりはない。 しかも、このレジスト膜８以外に別のレジスト膜を形成
する必要はない。

【第１図（ｅ）参照】 次ぎに、コンタクト層６および電極金属膜７を成膜し、
レジスト膜（図示せず）をマスクとして素子分離を行な
い、図示の如く薄膜トランジスタが完成する。 上記素子分離工程では、素子領域を画定するとともに、
ゲート電極Ｇの直上部の電極金属膜７およびコンタクト
層６を除去して、ソース電極Ｓとドレイン電極りをここ
で分離する。この時、ソース電極Ｓとドレイン電極りの
端部が、保護膜４の端部上に重なり合うようにする。 また、コンタクト層６および電極金属膜７を底膜する際
に、レジスト膜が存在しないので、成膜温度を１２０″
Ｃ以上の高い温度とすることができる。従って、動作半
導体層３とのコンタクトが良好となり、薄膜トランジス
タ特性が向上する。 〔作　用］ 以上述べた如く、本発明によれば、リフトオフ法を用い
ていないので、保護膜４とソース電極Ｓおよびドレイン
電極りとの間に隙間が生じることがなく、また、レジス
ト膜８の剥離工程において動作半導体層３が露出してい
ないので、レジスト剥離液による汚染を生じない。 更に、コンタクト層６および電極金属膜７の成膜工程に
おいて必要な温度まで昇温できるので、ソース電極Ｓお
よびドレイン電極りと、動作半導体層３とのコンタクト
が良好となり、薄膜トランジスタ特性が向上する。 〔実　施　例〕 以下本発明を実施例により詳細に説明する。 まず本発明の第１の実施例を、第２図により工程の順に
説明する。本実施例は、下層膜１３をＳｉ○２膜１１と
エツチング停止膜としてのａ−３ｉ膜１２との積層膜と
した例である。

【第２図（ａ）参照】 ガラス基板１上にゲート電極Ｇを形成した後、Ｐ−ＣＶ
Ｄ　（化学気相成長）法により、５ｉＮｙｌ！。 ２、ａ−３ｉ層３．上記Ｓｉｎ、膜１１．ａ−３ｉ膜１
２．上層膜としてのＳｉＯ□膜１４膜束４レジストの密
着層としてのａ−３ｉ膜５を連続成膜する。 なお上述の各膜の厚さは、例えば、ゲート電極Ｇは厚さ
約８００ＡのＴｉ膜、ゲート絶縁膜のＳｉＮ膜は約３０
００λ、動作半導体層のａ−３ｉ層３は約３００Ａ、下
部保護膜ノＳ　ｉ　Ｏｘ膜１１は約５ｏｏＡ、エツチン
グ停止膜のａ−３ｉ［１２は約２ｏＡ、上層Ｍ　）Ｓ　
ｔ　Ｏｚ　ハ約９００人、密着層のａ−３ｉ膜５は約３
０Ａとした。

【第２図中）参照】 上記密着層としてのａ−３ｉ膜５上に、ゲート電極Ｇに
自己整合したレジスト膜８を形成する。 このレジスト膜８をマスクとしてエツチングを行ない、
ａ−３ｉ膜５および上層膜としてのＳｉＯ２膜１４の露
出部を除去する。このエツチング工程において、エツチ
ング停止膜としてのａ−３ｉ膜１２ば、５ｉｎ２膜１４
のエツチング液には侵されないので、５ｉｎ２膜１４の
エツチングはａ−３ｉ膜Ｉ２が露出したところで停止す
る。従って、エツチング量または時間の制御は容易であ
る。

【第２図（Ｃ）参照】 上記マスクとして用いたレジストＭ８を除去する。本工
程では、動作半導体層のａ−３ｉ層３の表面は露出して
いないので、レジスト剥離液でａ−３ｉ層３が汚染され
ることはない。 （第２図（（１）参照】 エツチング停止膜のａ−３ｉ膜１２．Ｓｉｎ、膜１１を
除去する。 本工程では、上記ゲート電極直上部には密着層としての
ａ−３ｉ膜５と上層膜としてのＳｉＯ□膜１４膜束４し
ているので、これがエツチング停止膜としてのａ−３ｉ
膜１２および５ｉｎ２膜１１のエツチングに対するマス
クとして働き、この部分のエツチング停止膜のａ−３ｉ
膜１２および５１０２膜１１は除去されない。マスク層
のａ−３ｉ膜５はエツチング停止膜と同一材質なので同
時に除去され、また、上層膜のＳ　ｉ　０ｚＨ１４は下
層のＳｉｎ。 膜１１と同時にエツチングされ、厚さを滅しる。５ｉＯ
ｚ膜１４は、その厚さが５ｉＣ）ｚ膜１１より厚ければ
、本工程のエツチングの後も図示したように一部が残留
する。 本工程で残留した上層Ｗｉ！１４と、エツチング停止膜
のＳｉｎ、膜１２およびその下層のＳｉ○２膜１１とか
らなる下層膜１３の積層膜が、本実施例の保護膜４を形
成する。

【第２図ｆｅ）参照】 次いで、コンタクト層のｎ″ａ　−Ｓ　ｉ　層６　’ｆ
ｃ　Ｐ−ＣＶＤ法により、凡そ２５０℃（７）　Ｓ　ｉ
　ＨａおよびＰＨｘ雰囲気中で約５００人の厚さに成膜
し、ソース、ドレイン電極金属のＴｉ膜７を基板温度約
１２０℃にて約１０００人の厚さに蒸着する。 本実施例では本工程の前にレジスト膜８を除去しである
ので、成膜温度をレジスト膜を考慮することなく選択で
きる。

【第２図（ｆ）参照】 素子分離用のレジスト膜１０を形成する。これのパター
ンは、保護膜４の直上部に保護膜４より小さい開口２５
を有するものとしておく。

【第２図（ｇ）参照】 Ｃｌ系のガスプラズマにてＴｉ膜７．ｎ″ａ−３ｉ層６
およびａ−３ｉ層３の露出部を除去し、ソース電極Ｓお
よびドレイン電極りを形成するとともに素子分離を行っ
て、図示の薄膜トランジスタが完成する。 以上の工程で得られた薄膜トランジスタは、ソース電極
Ｓおよびドレイン電極りの端部が保護膜４の端部と重な
り合っており、両者の間に隙間を生じることがない。 次に本発明第２の実施例を第３図により説明する０本実
施例は、下層ｗＡ１３および上層膜１４を、いずれも絶
縁膜−層のみとした例である。但し、上層膜１４は下層
膜１３を侵すことなく選択的にエツチング可能な組合せ
としである。

【第３図ｆａ）参照】 ガラス基板１上にゲート電極Ｇを形成した後、Ｐ−ＣＶ
Ｄ法によりＳｉＮ膜（厚さ約３０００Ａ）２、ａ−３ｉ
層（厚さ約３００λ）３．下層膜としてのＳ　ｉ　Ｏｚ
膜（厚さ約５００Ａ）１３．上層膜１４としてのＳｉＮ
膜（厚さ約１０００人）１４′密着層としてのａ−３ｉ
膜（厚さ約３ＯＡ）５を連続成膜する。

【同図（ｂｌ参照］ ゲート電極Ｇに自己整合したレジスト膜８を形成する。 【同図（Ｃ）参照】 このレジスト膜８をマスクとして、密着層のａＳｉ膜５
および上層膜のＳｉＮ膜１４”の露出部を、ガスプラズ
マにてエツチング除去する。 本工程ではＳｉｎ、膜１３はエツチングされず、ＳｉＮ
膜１４”のみが選択的に除去される。即ち、下層膜のＳ
　ｉ　Ｏｚ膜１３は、上層膜の工、チングに対するエツ
チング停止膜を兼ねている。

【同図（ｄｌｌ参照 −ジスト膜８を除去した後、下層膜１３の露出部を緩衝
弗酸水溶液にてエツチングする。 本工程では、上記ＳｉＮ膜１４゛がマスクとして働き、
このＳｉＮ膜１４゛　とその下層のＳｉ○２膜１３によ
り保護膜４を形成する。 これ以後の工程は、前記第１の実施例と同様に進めてよ
い。 【同図ｔｅｌ参照】 すなわち、ｎ’ａ−３ｉ層６をＰ−ＣＶＤ法により、約
２５０℃のＳｉＨ４及びＰＨｓ雰囲気中で成膜し、ソー
ス、ドレイン電極材料のＴｉ膜７を基板温度約１２０℃
にて蒸着する。

【同図（ｆ）参照】

素子分離用のレジスト膜１０を形成する。これのパター
ンは、保護膜４の直上部に保護膜４より小さい開口２５
を有するパターンとしておく。 【同図（０参照］ Ｃｌ系のガスプラズマエツチングにて、Ｔｉ膜７、ｎ″
ａ−３ｉ層６および動作半導体層としてのａ−３ｉ層３
の露出部を除去して、ソース電極Ｓおよびドレイン電極
りを形成するとともに、素子分離を行い、図示の薄膜ト
ランジスタが完成する。 本実施例においても、レジスト膜８を除去する際に、動
作半導体層３が露出していないので、レジスト剥離液で
汚染されることがなく、また、コンタクト層６および電
極金属膜７を形成する際に、既にレジスト膜を除去しで
あるので、成膜温度をレジスト膜に制約されることなく
選択でき、更に、ソース、ドレイン電極Ｓ、Ｄと保護膜
４の端部同士が重なり合っているので、両者の間に隙間
を生じることがない点は、前述の第１の実施例と同様で
ある。 第４図に電極金属膜としてＴｉを用い、コンタクト層と
してｎ″ａ−３ｉ層を用いた場合の、成膜温度に対する
コンタクト特性を示す。なお、縦軸はオン電流〔Ａ〕、
横軸は動作半導体層と電極間の電圧降下〔Ｖ〕である。 曲線Ａは従来の製造方法、即ち、Ｔｉ膜は室温で、ｎ′
″ａ−Ｓｉ層は約１２０°Ｃで成膜した時のコンタクト
特性を、曲線Ｂはいずれも約１２０°Ｃで成膜した時の
、曲線ＣはＴｉ膜を室温で、ｎ゛ａ−３ｉ層を約２５０
°Ｃで成膜した時の、また、曲線りはＴｉ膜を約１２０
’Ｃ，ｎ”　ａ−３ｉ層を約２５０　”Ｃで成膜した時
のコンタクト特性を示している。 図より明らかなように、成膜温度が高いほど電圧降下は
小さくなることが理解されよう。 以上述べた如く、本発明は、上層膜は下層膜に対して選
択エツチング可能な組合せとし、且つ、残留した下層膜
を少なくとも含む膜が、保護膜を構成するようにするこ
とを要する。 そのためには、下層膜を、下層絶縁膜と上層膜のエツチ
ング工程におけるエツチング停止膜との積層膜〔第１の
実施例参照〕とする構成、あるいは下層膜に対し上層膜
を選択エツチング可能な組合せ〔第２の実施例参照］と
する構成のいずれでもよい。 また、上記エツチング停止膜として半導体膜を使用する
構成〔第１の実施例参照〕、あるいは、上層膜のエッチ
ャントに対して、上層膜より被エッチレートの小さい絶
縁膜を使用する構成等、種々変形して実施することがで
きる。 〔発明の効果］ 以上説明した如く本発明によれば、リフトオフ法を用い
ず、ソース、ドレイン電極と保護膜の端部を重ね合わせ
ているので、ソース、ドレイン電極と保護膜との隙間が
なくなり、ゲート絶縁膜等のクランクを防止できる。従
って、点欠陥の発生が防止される。 また、リフトオフ法を使用しないにもかかわらず、レジ
スト剥離液による動作半導体層の汚染を生じない。 さらに、コンタクト層、ソース、ドレイン電極材料膜の
成膜温度を上昇させることが可能になったため、ｆｆ！
トランジスタのオン電流特性が向上し安定する。 （ａ−５ｉ膜）、６はコンタクト層（ｎ″　ａ−５ｉ層
）、７は電極金属膜（Ｔｉ膜）、８はレジスト膜、９は
隙間、１０はレジスト膜、１１は下層絶縁膜（Ｓ　ｉ　
０２膜）、１２はエツチング停止膜（ａＳｉ膜）、１３
は下層膜、１４は上層膜、１５は多層膜、２５は開口、
Ｇはゲート電極、Ｓはソース電極、Ｄはドレイン電極を
示す。

【図面の簡単な説明】

第１図は本発明の構成説明図、 第２図は本発明第１の実施例説明図、 第３図は本発明第２の実施例説明図、 第４図は成膜温度に対するコンタクト特性を示す図、 第５図は従来の問題点説明図である。 図において、１は透明絶縁性基板（ガラス基板）、２は
ゲート絶縁膜（ＳｉＮ膜）、３は動作半導体層（ａ−３
ｉｌｉ）、４は保護膜、５は密着層／ｆ−発ｇＨｏ蹟賎
′説明図 第 図 （セ／Ｉ） ≠１巧ｔ５明）１丁の　ｒ、ｔピロデミｌ１ｆｐ月Ｇり
第　２図　（＋ｎ＋） （ｅ） 不発Ｑｒｒ＋楕戊註明図 ｊｉ　　Ｉ　　Ｉｔ（量の２） ４ ／＄柑明和丙に狩例吊朝図 １丁２図（予の２） 季発ｇ横２の絣例説θ鋒 １１３図（仲Ｔ） へ′呵菓メｈ刃１；フｉｆ３コ〉り７１オ率Ｕ１４ＷＡ Ｃｅ） 第 図 （予／−１２） 従棄６デ贈えよｔす図 第　５　図

Claims (5)

【特許請求の範囲】
1. （１）透明絶縁性基板（１）上に、ゲート電極（Ｇ）、
   ゲート絶縁膜（２）および動作半導体層（３）がこの順
   に積層され、該動作半導体層上の前記ゲート電極直上部
   に保護膜（４）と、該保護膜を挟んでその両側にソース
   電極（Ｓ）およびドレイン電極（Ｄ）が対向配置されて
   なる薄膜トランジスタを製造するに際し、 透明絶縁性基板上にゲート電極を形成した後、ゲート絶
   縁膜、動作半導体層、および絶縁膜を含む下層膜（１３
   ）と該下層膜に対して選択エッチング可能な上層膜（１
   ４）との多層膜を積層し、該多層膜の上に前記ゲート電
   極に自己整合したレジスト膜（８）を形成し、該レジス
   ト膜をマスクとして、前記多層膜の上層膜の露出部を選
   択的に除去し、次いで、前記レジスト膜を除去した後、
   前記下層膜の露出部を除去して保護膜を画定し、次いで
   、該保護膜の端部上に端部を重ね合わせたソース電極お
   よびドレイン電極を形成する工程を 含むことを特徴とする薄膜トランジスタの製造方法。
2. （２）前記下層膜（１３）を、下層絶縁膜（１１）と、
   その上に前記上層膜（１４）のエッチング工程で使用す
   るエッチャントに対する被エッチレートが前記上層膜よ
   り小さい材料からなるエッチング停止膜（１２）との積
   層膜とし、前記上層膜のエッチングを該エッチング停止
   膜で停止させることにより、前記上層膜の選択エッチン
   グを行なうことを特徴とする請求項１記載の薄膜トラン
   ジスタの製造方法。
3. （３）前記エッチング停止膜（１２）を、前記上層膜（
   １４）のエッチング工程で使用するエッチャントに対す
   る被エッチレートが前記上層膜より小さい半導体膜とし
   たことを特徴とする請求項２記載の薄膜トランジスタの
   製造方法。
4. （４）前記エッチング停止膜（１２）を、前記上層膜（
   １４）のエッチング工程で使用するエッチャントに対す
   る被エッチレートが前記上層膜より小さい絶縁膜とした
   ことを特徴とする請求項２記載の薄膜トランジスタの製
   造方法。
5. （５）前記多層膜の上層膜（１４）を絶縁膜とするとと
   もに、上層膜のエッチング工程で使用するエッチャント
   に対する被エッチレートが前記上層膜より小さい絶縁膜
   を下層膜（１３）としたことを特徴とする請求項１記載
   の薄膜トランジスタの製造方法。