JPH03265144A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
- Publication number
- JPH03265144A JPH03265144A JP2064803A JP6480390A JPH03265144A JP H03265144 A JPH03265144 A JP H03265144A JP 2064803 A JP2064803 A JP 2064803A JP 6480390 A JP6480390 A JP 6480390A JP H03265144 A JPH03265144 A JP H03265144A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- channel region
- film
- single crystal
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、Ｓ ＯＩ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５
ｕｌａｔｏｒ）基板上に形成したＭＯ５Ｉ−ランジスタ
の製造方法に関する。
ｕｌａｔｏｒ）基板上に形成したＭＯ５Ｉ−ランジスタ
の製造方法に関する。
〔発明の概要］
支持基板上に絶縁層を介して単結晶シリコン素子形成層
が設けられた、いわゆるＳＯＩ基板において、チャネル
領域のみを１０００Å以下の膜厚としたことを特徴とす
るＭＯＳトランジスタの製造方法である。その製造方法
は、ＳＯＩ基板の単結晶シリコン素子形成領域の一部を
除去する工程と、単結晶シリコン素子形成層上および露
出した絶縁層上にアモルファスシリコンを堆積した後固
相エピタキシャル法により単結晶化する工程と、絶縁層
上に固相エピタキシャル法により形成された単結晶シリ
コン部をチャネル領域としてＭＯＳトランジスタを形成
する工程をとる６のである。
が設けられた、いわゆるＳＯＩ基板において、チャネル
領域のみを１０００Å以下の膜厚としたことを特徴とす
るＭＯＳトランジスタの製造方法である。その製造方法
は、ＳＯＩ基板の単結晶シリコン素子形成領域の一部を
除去する工程と、単結晶シリコン素子形成層上および露
出した絶縁層上にアモルファスシリコンを堆積した後固
相エピタキシャル法により単結晶化する工程と、絶縁層
上に固相エピタキシャル法により形成された単結晶シリ
コン部をチャネル領域としてＭＯＳトランジスタを形成
する工程をとる６のである。
［従来の技術］
従来、ＳＯＩ基板上（７）５０００〜１００００Ａ程度
の厚さの単結晶シリコン素子形成層上にＭＯＳトランジ
スタが形成されていたが、近年、ＭＯＳトランジスタに
おいて、チャネル領域の厚さを非常に薄く （おおむね
１０００Å以下）した場合、チャネル領域全体にわたり
空乏化が起こり、ＭＯ３Ｉ−ランジスタの特性が大きく
向上することが実験で証明された。
の厚さの単結晶シリコン素子形成層上にＭＯＳトランジ
スタが形成されていたが、近年、ＭＯＳトランジスタに
おいて、チャネル領域の厚さを非常に薄く （おおむね
１０００Å以下）した場合、チャネル領域全体にわたり
空乏化が起こり、ＭＯ３Ｉ−ランジスタの特性が大きく
向上することが実験で証明された。
［発明が解決しようとする課題１
しかし、従来の製造方法によるＳＯＩ基板では、単結晶
シリコン素子形成層の厚さが基板全面にわたり均一にな
らず、前述の様に１０００Å以下の厚さのチャネル領域
を得ることは、さらに困難であるため、ＳＯＩ構造の利
点を十分に生かしたＭＯＳトランジスタを基板全面にわ
たり形成することができないという欠点があった。
シリコン素子形成層の厚さが基板全面にわたり均一にな
らず、前述の様に１０００Å以下の厚さのチャネル領域
を得ることは、さらに困難であるため、ＳＯＩ構造の利
点を十分に生かしたＭＯＳトランジスタを基板全面にわ
たり形成することができないという欠点があった。
そこで、本発明は、従来のこのような欠点を解決し基板
全面にわたり、チャネル領域の膜厚が１０００Å以下の
均一な厚さのＭＯ５Ｉ−ランジスタを得る製造方法を提
供することを目的としている。
全面にわたり、チャネル領域の膜厚が１０００Å以下の
均一な厚さのＭＯ５Ｉ−ランジスタを得る製造方法を提
供することを目的としている。
［課題を解決するための手段］
上記課題を解決するために、本発明はＳＯＩ基板におい
て基板全面にわたりチャネル領域の膜厚を１０００Å以
下に均一に制御したＭＯＳトランジスタを得るちので、
その製造方法は、ＳＯＩ基板の単結晶シリコン素子形成
層の一部を除去する工程と、単結晶シリコン素子形成層
および、露出した絶縁層上にアモルファスシリコンを堆
積した後、同相エピタキシャル注により単結晶化する工
程と、得られた絶縁層上の単結晶シリコン要部をチャネ
ル領域として、ＭＯＳトランジスタを形成する工程をと
ることであり、これによりチャネル領域の膜厚を１００
０Å以下に均一に制御したＭＯＳトランジスタが得られ
る。
て基板全面にわたりチャネル領域の膜厚を１０００Å以
下に均一に制御したＭＯＳトランジスタを得るちので、
その製造方法は、ＳＯＩ基板の単結晶シリコン素子形成
層の一部を除去する工程と、単結晶シリコン素子形成層
および、露出した絶縁層上にアモルファスシリコンを堆
積した後、同相エピタキシャル注により単結晶化する工
程と、得られた絶縁層上の単結晶シリコン要部をチャネ
ル領域として、ＭＯＳトランジスタを形成する工程をと
ることであり、これによりチャネル領域の膜厚を１００
０Å以下に均一に制御したＭＯＳトランジスタが得られ
る。
［作用］
上記のように、ＳＯＩ基板の単結晶シリコン素子形成層
の膜厚が基板内でバラライでいても重要なチャネル領域
を固相エピタキシャル注により、形成することにより、
均一な膜厚のチャネル領域を形成できる。
の膜厚が基板内でバラライでいても重要なチャネル領域
を固相エピタキシャル注により、形成することにより、
均一な膜厚のチャネル領域を形成できる。
［実施例］
以下に、本発明の実施例を図面に基づいて説明する。ま
ずシリコン単結晶素子形成層３を部分的に酸化し、絶縁
層２に達するＬＯＧＯ５を形成した後、ＬＯＣＯ５部を
除去することにより一部分絶縁層２を露出させる（第１
図（ａ））、次に有機溶媒、ＲＣＡで表面を洗浄し、水
洗した後８００°Ｃ２５×１０−’Ｐａ以下の高真空中
でサーマルクリーニングして、シリコン単結晶素子形成
層３上の自然酸化膜を除去する。この後室温にてアモル
ファスシリコン４を所要のチャネル領域５の厚さ、例え
ば６００人堆積する（第１図（ｂ））。
ずシリコン単結晶素子形成層３を部分的に酸化し、絶縁
層２に達するＬＯＧＯ５を形成した後、ＬＯＣＯ５部を
除去することにより一部分絶縁層２を露出させる（第１
図（ａ））、次に有機溶媒、ＲＣＡで表面を洗浄し、水
洗した後８００°Ｃ２５×１０−’Ｐａ以下の高真空中
でサーマルクリーニングして、シリコン単結晶素子形成
層３上の自然酸化膜を除去する。この後室温にてアモル
ファスシリコン４を所要のチャネル領域５の厚さ、例え
ば６００人堆積する（第１図（ｂ））。
４００℃にてアニールした後、電気炉中６００°Ｃにて
Ｎ２雰囲気中で固相エピタキシャル成長を行い、単結晶
化する（第１図（Ｃ））。次に熱酸化法で所要の厚さの
ゲート酸化膜６を形成し、多結晶シリコンでゲート電極
７を形成する。ゲート電極７をマスクにしてイオン注入
法により、ソース領域８およびドレイン類＠９を形成し
、その後、例えばリンガラスのような層間絶縁膜１０を
ＣＶＤ法で堆積したのち、コンタクトホールを形成し、
アルミ配線１１を形成すると第１図（ｄ）が得られ、Ｍ
ＯＳトランジスタが形成できる。なお固相エピタキシャ
ル工程において、電気炉ではなく５ＯＲ（シンクロトロ
ン放射光）を用いてもよい。
Ｎ２雰囲気中で固相エピタキシャル成長を行い、単結晶
化する（第１図（Ｃ））。次に熱酸化法で所要の厚さの
ゲート酸化膜６を形成し、多結晶シリコンでゲート電極
７を形成する。ゲート電極７をマスクにしてイオン注入
法により、ソース領域８およびドレイン類＠９を形成し
、その後、例えばリンガラスのような層間絶縁膜１０を
ＣＶＤ法で堆積したのち、コンタクトホールを形成し、
アルミ配線１１を形成すると第１図（ｄ）が得られ、Ｍ
ＯＳトランジスタが形成できる。なお固相エピタキシャ
ル工程において、電気炉ではなく５ＯＲ（シンクロトロ
ン放射光）を用いてもよい。
［発明の効果］
本発明によれば、従来の方？去にて形成されたＳＯＩ基
板上にシリコン単結晶素子形成層の膜厚のバラツキに依
らず、均一な薄膜チャネル領域を形成でき、サブスレッ
ショルド特性、短チヤネル効果の低減、バンチスルー耐
性、キンク現象の消磁等の特性の著しく向上したＭ Ｏ
Ｓ トランジスタを基板全面にわたり得ることができる
。また、固相エピタキシャル注によるシリコン単結晶化
法は数ミクロン幅までしか実用化されていないが、チャ
ネル領域のみに用いているので十分使用でき、良好な結
晶性をもつチャネル領域を形成することができるという
効果がある。
板上にシリコン単結晶素子形成層の膜厚のバラツキに依
らず、均一な薄膜チャネル領域を形成でき、サブスレッ
ショルド特性、短チヤネル効果の低減、バンチスルー耐
性、キンク現象の消磁等の特性の著しく向上したＭ Ｏ
Ｓ トランジスタを基板全面にわたり得ることができる
。また、固相エピタキシャル注によるシリコン単結晶化
法は数ミクロン幅までしか実用化されていないが、チャ
ネル領域のみに用いているので十分使用でき、良好な結
晶性をもつチャネル領域を形成することができるという
効果がある。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は本発明にかがるＭＯＳトランジ
スタの製造方法の工程順断面図である。 ・支持基板 ・絶縁層 ・シリコン単結晶素子形成層 ・アモルファスシリコン ・チャネル領域 ・ゲート酸化膜 ・ゲート電極 ・ソース ・ドレイン ・層間絶縁膜 ・アルミ配線
スタの製造方法の工程順断面図である。 ・支持基板 ・絶縁層 ・シリコン単結晶素子形成層 ・アモルファスシリコン ・チャネル領域 ・ゲート酸化膜 ・ゲート電極 ・ソース ・ドレイン ・層間絶縁膜 ・アルミ配線
Claims (1)
- 支持基板上に絶縁層を介して単結晶シリコン素子形成
層が設けられた半導体基板において前記単結晶シリコン
素子形成層の一部を除去する工程と、前記単結晶シリコ
ン素子形成層および露出した前記絶縁層上にアモルファ
スシリコンを堆積した後固相エピタキシャル法により単
結晶化する工程と、前記固相エピタキシャル法により得
られた前記絶縁層上の単結晶シリコン部をチャネル領域
として、ＭＯＳトランジスタを形成する工程を有するこ
とを特徴とするＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064803A JPH03265144A (ja) | 1990-03-15 | 1990-03-15 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064803A JPH03265144A (ja) | 1990-03-15 | 1990-03-15 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03265144A true JPH03265144A (ja) | 1991-11-26 |
Family
ID=13268770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2064803A Pending JPH03265144A (ja) | 1990-03-15 | 1990-03-15 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03265144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0611729A (ja) * | 1992-06-29 | 1994-01-21 | Kodo Eizo Gijutsu Kenkyusho:Kk | 液晶表示装置およびその製造方法 |
-
1990
- 1990-03-15 JP JP2064803A patent/JPH03265144A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0611729A (ja) * | 1992-06-29 | 1994-01-21 | Kodo Eizo Gijutsu Kenkyusho:Kk | 液晶表示装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5677573A (en) | Field effect transistor | |
| JPS5856409A (ja) | 半導体装置の製造方法 | |
| JPH0451071B2 (ja) | ||
| JPH0115134B2 (ja) | ||
| JP2982792B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0770481B2 (ja) | シリコン半導体層の形成方法 | |
| JPH03265144A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2872425B2 (ja) | 半導体デバイスの形成方法 | |
| JPH0580159B2 (ja) | ||
| JP3287834B2 (ja) | 多結晶半導体薄膜の熱処理方法 | |
| JP3169309B2 (ja) | 薄膜半導体装置の製造方法 | |
| JPS63119268A (ja) | 半導体装置の製造方法 | |
| JPH0828509B2 (ja) | 薄膜トランジスターの活性領域の形成方法 | |
| JP2864623B2 (ja) | 半導体装置の製造方法 | |
| JP3278237B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS6211781B2 (ja) | ||
| JPS6146069A (ja) | 半導体装置の製造方法 | |
| JPH05259075A (ja) | 半導体装置の製造方法 | |
| JPH0284716A (ja) | 半導体素子とその製造方法 | |
| JP2687394B2 (ja) | 半導体装置の製造方法 | |
| JPS6238869B2 (ja) | ||
| JPH11145425A (ja) | 半導体素子の製造方法及び半導体装置 | |
| JPH0193132A (ja) | 半導体装置の製造方法 | |
| JP2981777B2 (ja) | 半導体基板の製造方法 | |
| JP2000150397A (ja) | 薄膜半導体装置の製造方法 |