JPS637092A - 映像記憶装置 - Google Patents
映像記憶装置Info
- Publication number
- JPS637092A JPS637092A JP61151258A JP15125886A JPS637092A JP S637092 A JPS637092 A JP S637092A JP 61151258 A JP61151258 A JP 61151258A JP 15125886 A JP15125886 A JP 15125886A JP S637092 A JPS637092 A JP S637092A
- Authority
- JP
- Japan
- Prior art keywords
- status information
- data
- encoder
- information
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
- Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばビデオテープレコーダやテレビジョ
ン受像機等において画像処理を行う場合等に用いて好適
な映像記憶装置に関する。
ン受像機等において画像処理を行う場合等に用いて好適
な映像記憶装置に関する。
この発明は、ビデオテープレコーダやテレビジョン受像
機等における画像処理を行う映像記憶装置において、入
力データ列とステータス情報をサンプリング変換し並び
変えてメモリ手段に書込み、このメモリ手段より読め出
された信号を再びサンプリング変換し連続したデータ列
を得ると同時にブロック単位でステータス情報を取り出
し、この取り出したステータス情報と入力時のステータ
ス情報を比較判別し、その判別結果に応じてメモリ手段
の出力の位相情報を補正することにより、追い越しによ
る色相エラーが生じないようにしたものである。
機等における画像処理を行う映像記憶装置において、入
力データ列とステータス情報をサンプリング変換し並び
変えてメモリ手段に書込み、このメモリ手段より読め出
された信号を再びサンプリング変換し連続したデータ列
を得ると同時にブロック単位でステータス情報を取り出
し、この取り出したステータス情報と入力時のステータ
ス情報を比較判別し、その判別結果に応じてメモリ手段
の出力の位相情報を補正することにより、追い越しによ
る色相エラーが生じないようにしたものである。
画像処理を行う従来の映像記憶装置として、例えば第４
図に示すように、ＩＨ分より少ない容量のシリアルアク
セスメモリ （以下、ＳＡＭと称する）を複数個有する
非同期ＦＩＦＯ型メモリが提案されている。すなわち、
第４図において、入力端子（１）からのデータは書き込
み用クロック信号ＣＫＷに基づいて等容量例えばＮ１ビ
ットの書き込み用Ｓ Ａ Ｍ （２１及び（３）の所定
位置に書き込まれる。ＳＡＭ（２）及び（３）に書き込
まれたデータはスイッチ回路（４）で選択的に取り出さ
れてグイナミソクランダムアクセスメモリ（以下、ＤＲ
ＡＭと称する）（５）に供給される。つまり、Ｓ Ａ
Ｍ （２＋にデータを書き込んでいるときはＳ Ａ Ｍ
（３１のデータがＤ ＲＡ Ｍ（５１に転送され、逆
にＳ Ａ Ｍ （３１にデータを書き込んでいるときは
Ｓ Ａ Ｍ （２１のデータがＤＲＡＭ＋５１に転送さ
れる。
図に示すように、ＩＨ分より少ない容量のシリアルアク
セスメモリ （以下、ＳＡＭと称する）を複数個有する
非同期ＦＩＦＯ型メモリが提案されている。すなわち、
第４図において、入力端子（１）からのデータは書き込
み用クロック信号ＣＫＷに基づいて等容量例えばＮ１ビ
ットの書き込み用Ｓ Ａ Ｍ （２１及び（３）の所定
位置に書き込まれる。ＳＡＭ（２）及び（３）に書き込
まれたデータはスイッチ回路（４）で選択的に取り出さ
れてグイナミソクランダムアクセスメモリ（以下、ＤＲ
ＡＭと称する）（５）に供給される。つまり、Ｓ Ａ
Ｍ （２＋にデータを書き込んでいるときはＳ Ａ Ｍ
（３１のデータがＤ ＲＡ Ｍ（５１に転送され、逆
にＳ Ａ Ｍ （３１にデータを書き込んでいるときは
Ｓ Ａ Ｍ （２１のデータがＤＲＡＭ＋５１に転送さ
れる。
ＤＲＡＭ（５１は例えば１ライン（１１（相当であるが
、必ずしもこれに限定されない）をＮビットとしてＭラ
イン（Ｎ Ｘ Ｍ）の容量を有し、１ラインは例えばＮ
２ブロック（１ブロツクはＮ１ビット）に分割されてい
る。（６）は書き込み用アドレス回路であって、先ずア
ドレス回路（６）からの行アドレス信号によりＤＲＡＭ
＋５１の行（ライン）が提案され、次にアドレス回路（
６）からの列アドレス信号によりＤＲＡＭ（５）の列（
ブロック）が指定され、これにより特定された所定位置
にＳ Ａ Ｍ （２１または（３）からのＮ１ビットの
データが書き込まれる。
、必ずしもこれに限定されない）をＮビットとしてＭラ
イン（Ｎ Ｘ Ｍ）の容量を有し、１ラインは例えばＮ
２ブロック（１ブロツクはＮ１ビット）に分割されてい
る。（６）は書き込み用アドレス回路であって、先ずア
ドレス回路（６）からの行アドレス信号によりＤＲＡＭ
＋５１の行（ライン）が提案され、次にアドレス回路（
６）からの列アドレス信号によりＤＲＡＭ（５）の列（
ブロック）が指定され、これにより特定された所定位置
にＳ Ａ Ｍ （２１または（３）からのＮ１ビットの
データが書き込まれる。
（７）は読み出し用アドレス回路であって、先ずアドレ
ス回路（７）からの行アドレス信号により［ｌｌ？ｌ１
Ｍ（５１の行（ライン）が指定され、次にアドレス回路
（６）からの列アドレス信号によりＤＲＡＭ（５）の列
（ブロック）が指定され、これにより特定された所定位
置に書き込まれているＮ１ピントのデータが読み出され
る。
ス回路（７）からの行アドレス信号により［ｌｌ？ｌ１
Ｍ（５１の行（ライン）が指定され、次にアドレス回路
（６）からの列アドレス信号によりＤＲＡＭ（５）の列
（ブロック）が指定され、これにより特定された所定位
置に書き込まれているＮ１ピントのデータが読み出され
る。
（８）はスイッチ回路、（９）及び（１０）はＳ Ａ
Ｍ （２１及び（３）と等容量を有する読み出し用ＳＡ
Ｍ、（１１）は出力端子であって、アドレス回路（７）
からの行アドレス信号及び列アドレス信号で指定された
ＤＲＡＭ（５）の所定位置のＮ１ビットのデータが読み
出され、ス・インチ回路（８）で取り出されてＳ Ａ
Ｍ （９１または（１０）に選択的に転送される。そし
て、ＤＲＡＭ（５１からのデータがＳ Ａ Ｍ （９１
に転送されているときはＳＡＭ（１０）に書き込まれる
データが読み出し用クロック信号ＣＫＨに基づいて読み
出されて出力端子（１１）に出力され、逆にＤＲＡＭ＋
５１からのデータがＳＡＭ（１０）に転送されていると
きはＳ Ａ Ｍ （９１に書き込まれているデータが読
み出し用クロック信号ＣＫＲに基づいて読み出されて出
力端子（１１）に出力される。
Ｍ （２１及び（３）と等容量を有する読み出し用ＳＡ
Ｍ、（１１）は出力端子であって、アドレス回路（７）
からの行アドレス信号及び列アドレス信号で指定された
ＤＲＡＭ（５）の所定位置のＮ１ビットのデータが読み
出され、ス・インチ回路（８）で取り出されてＳ Ａ
Ｍ （９１または（１０）に選択的に転送される。そし
て、ＤＲＡＭ（５１からのデータがＳ Ａ Ｍ （９１
に転送されているときはＳＡＭ（１０）に書き込まれる
データが読み出し用クロック信号ＣＫＨに基づいて読み
出されて出力端子（１１）に出力され、逆にＤＲＡＭ＋
５１からのデータがＳＡＭ（１０）に転送されていると
きはＳ Ａ Ｍ （９１に書き込まれているデータが読
み出し用クロック信号ＣＫＲに基づいて読み出されて出
力端子（１１）に出力される。
なお、Ｓ Ａ Ｍ （２）及び（３）よりＤＲＡＭ（５
１への転送と、ＤＲＡＭ＋５１よりＳ Ａ Ｍ （９１
及び（ｌＯ）への転送がかち合うときは優先順位をつけ
て互いに転送のタイミングをずらすようにしている。
１への転送と、ＤＲＡＭ＋５１よりＳ Ａ Ｍ （９１
及び（ｌＯ）への転送がかち合うときは優先順位をつけ
て互いに転送のタイミングをずらすようにしている。
ところで、第４図に示すような構成において、入出力が
非同期のためアドレス回路（６）からの書き込み用アド
レス信号とアドレス回路（７）からの読み出し用アドレ
ス信号が何処かで追い越しを生じ、この追い越しする時
点でデータが現フィールドから前フィールドに入れ替え
る等の不都合を生じる。
非同期のためアドレス回路（６）からの書き込み用アド
レス信号とアドレス回路（７）からの読み出し用アドレ
ス信号が何処かで追い越しを生じ、この追い越しする時
点でデータが現フィールドから前フィールドに入れ替え
る等の不都合を生じる。
すなわち、例えば第５［１において書き込み用アドレス
信号が読み出し用アドレスより先行し、しかも両者の周
波数が等しい場合は追い越しは生じないので、アドレス
回路（６）からの行アドレス信号でＤＲＡＭ［５１のｍ
１ラインが指定され、列アドレス信号でθ〜Ｎ２−１の
Ｎ２ブロックが順次指定されてデータが書き込まれ、ア
ドレス回路（７）からの行アドレス信号でＤＲＡＭ＋５
１のｍ１ラインが指定され、列アドレス信号でθ〜Ｎ２
−１のＮ２ブロックが順次指定されて書き込まれている
データが読み出される。
信号が読み出し用アドレスより先行し、しかも両者の周
波数が等しい場合は追い越しは生じないので、アドレス
回路（６）からの行アドレス信号でＤＲＡＭ［５１のｍ
１ラインが指定され、列アドレス信号でθ〜Ｎ２−１の
Ｎ２ブロックが順次指定されてデータが書き込まれ、ア
ドレス回路（７）からの行アドレス信号でＤＲＡＭ＋５
１のｍ１ラインが指定され、列アドレス信号でθ〜Ｎ２
−１のＮ２ブロックが順次指定されて書き込まれている
データが読み出される。
ところが、書き込み用アドレス信号が読み出し用アドレ
ス信号より先行しているときに、読み出し用アドレス信
号の周波数が書き込み用アドレス信号の周波数より高い
と、例えばｎ番目とｆｉ＋１番目のブロックの境界の所
で読み出し用アドレス信号が書き込み用アドレス信号に
追いつくようになり、ここ番こ追い越しの現象が生じる
。このとき書き込み周行及び列アドレス信号と読み出し
周行及び列アドレス回路は夫々−致している。
ス信号より先行しているときに、読み出し用アドレス信
号の周波数が書き込み用アドレス信号の周波数より高い
と、例えばｎ番目とｆｉ＋１番目のブロックの境界の所
で読み出し用アドレス信号が書き込み用アドレス信号に
追いつくようになり、ここ番こ追い越しの現象が生じる
。このとき書き込み周行及び列アドレス信号と読み出し
周行及び列アドレス回路は夫々−致している。
すると、追い越しが生じる前の０〜ｎ番目のブロックま
では現在のフィールドの情報が読み出されるが、追い越
しが生じた以降のｎ ＋１番目からＮ２−１番目のブロ
ックでは前のフィールド情報が読み出されることになり
、１ライン中に現在のフィールド情報と前のフィールド
情報が混在し、画面上では色相エラーを生じることとな
る。
では現在のフィールドの情報が読み出されるが、追い越
しが生じた以降のｎ ＋１番目からＮ２−１番目のブロ
ックでは前のフィールド情報が読み出されることになり
、１ライン中に現在のフィールド情報と前のフィールド
情報が混在し、画面上では色相エラーを生じることとな
る。
また、読み出し用アドレス信号が書き込み用アドレス信
号より先行しているときに、書き込み用アドレス信号の
周波数が読み出し用アドレス信号の周波数より高いと、
例えばｎ番目とｆｉ＋１番目のブロックの境界の所で書
き込み用アドレス信号が読み出し用アドレス信号に追い
つくようになり、ここに追い越し現象が生じる。このと
きも書き込み用行及び列アドレス信号と読み出し用行及
び列アドレス信号は夫々−致している。
号より先行しているときに、書き込み用アドレス信号の
周波数が読み出し用アドレス信号の周波数より高いと、
例えばｎ番目とｆｉ＋１番目のブロックの境界の所で書
き込み用アドレス信号が読み出し用アドレス信号に追い
つくようになり、ここに追い越し現象が生じる。このと
きも書き込み用行及び列アドレス信号と読み出し用行及
び列アドレス信号は夫々−致している。
すると、追い越しが生じる前の０− ｎ番目のブロック
では前のフィールド情報が読み出されているが、追い越
しが生じた以降のｎ＋１番目からＮ２−１番目のブロッ
クでは現在のフィールド情報が読み出されることになり
、この場合も１ライン中に前のフィールド情報と現在の
フィール１゛情報が混在し、画面上では色相エラーを生
じることになる。
では前のフィールド情報が読み出されているが、追い越
しが生じた以降のｎ＋１番目からＮ２−１番目のブロッ
クでは現在のフィールド情報が読み出されることになり
、この場合も１ライン中に前のフィールド情報と現在の
フィール１゛情報が混在し、画面上では色相エラーを生
じることになる。
この発明は斯る点に鑑みてなされたもので、追い越しに
よる色相エラーをなくすようにすることができる映像記
憶装置を提供するものである。
よる色相エラーをなくすようにすることができる映像記
憶装置を提供するものである。
この発明による映像記憶装置は、入力データ列とステー
タス情報をサンプリング変換し並び変えるエンコーダ（
２０）と、このエンコーダにより並び変えられたブロッ
ク単位のビット数と同等の容量のバッファ（２Ａｌ、
（３Ａ）、 （９八と （ＩＯＡ）を複数個入出力部に
有するメモリ手段（５＾）〜（７Ａ）と、このメモリ手
段の出力を再びサンプリング変換し連続したデータ列を
得ると同時にブロック単位でステータス情報を取り出す
デコーダ（２１）と、上記エンコーダにおけるステータ
ス情報と上記デコーダにおけるステータス情報を比較判
別する判別回路（２２）とを備え、この判別回路の出方
により上記メモリ手段の出力の位相情報を補正（２３）
するように構成している。
タス情報をサンプリング変換し並び変えるエンコーダ（
２０）と、このエンコーダにより並び変えられたブロッ
ク単位のビット数と同等の容量のバッファ（２Ａｌ、
（３Ａ）、 （９八と （ＩＯＡ）を複数個入出力部に
有するメモリ手段（５＾）〜（７Ａ）と、このメモリ手
段の出力を再びサンプリング変換し連続したデータ列を
得ると同時にブロック単位でステータス情報を取り出す
デコーダ（２１）と、上記エンコーダにおけるステータ
ス情報と上記デコーダにおけるステータス情報を比較判
別する判別回路（２２）とを備え、この判別回路の出方
により上記メモリ手段の出力の位相情報を補正（２３）
するように構成している。
エンコーダ（２０）において入力データ列とステータス
情報をサンプリング変換し並び変える、つまり入力デー
タ列を時間軸圧縮してその生じた間隙の部分にステータ
ス情報を挿入してデータを形成する。このデータをＳ
Ａ Ｍ （２４）及び（３Ａｙｃ介してＤＲＡＭ（聞に
転送し、更にＳ Ａ Ｍ （９Ａ）及び（１０Ａ）に転
送する。そして、デコーダ（２１）においてＳ Ａ Ｍ
（９Ａ）及び（ＩＯＡ）からのデータを再びサンプリ
ング変換し連続したデータ列を得る、つまり時間軸伸長
して元のデータ列に戻すと同時にブロック単位でステー
タス情報を取り出す。取り出したステータス情報を判別
回路（２２）でチエツクしてエンコーダ側で挿入したス
テータス情報と同じかどうかを見て、同じでなければ追
い越しが生じたものと着像し、それ以降の映像信号（サ
ブキャリア）の位相をクロマインバータ（２３）で反転
してやる。これにより追い越しによる色相エラーをなく
すことができる。
情報をサンプリング変換し並び変える、つまり入力デー
タ列を時間軸圧縮してその生じた間隙の部分にステータ
ス情報を挿入してデータを形成する。このデータをＳ
Ａ Ｍ （２４）及び（３Ａｙｃ介してＤＲＡＭ（聞に
転送し、更にＳ Ａ Ｍ （９Ａ）及び（１０Ａ）に転
送する。そして、デコーダ（２１）においてＳ Ａ Ｍ
（９Ａ）及び（ＩＯＡ）からのデータを再びサンプリ
ング変換し連続したデータ列を得る、つまり時間軸伸長
して元のデータ列に戻すと同時にブロック単位でステー
タス情報を取り出す。取り出したステータス情報を判別
回路（２２）でチエツクしてエンコーダ側で挿入したス
テータス情報と同じかどうかを見て、同じでなければ追
い越しが生じたものと着像し、それ以降の映像信号（サ
ブキャリア）の位相をクロマインバータ（２３）で反転
してやる。これにより追い越しによる色相エラーをなく
すことができる。
以下、この発明の一実施例を第１図〜第３図に基づいて
詳しく説明する。
詳しく説明する。
第１図は本実施例の回路構成を示すもので、同図におい
て、第４図と対応する部分には同一符号を付し、その詳
細説明は省略する。
て、第４図と対応する部分には同一符号を付し、その詳
細説明は省略する。
本実施例では入力端子（１）とＳＡＭ（２Ａ）及び（３
八）の間にエンコーダ（２０）を設ける。エンコーダ（
２０）は第２図Ａに示すような１ビツトのステータス情
報と第２図Ｂに示すような入力端子（１）からのＮ１ビ
ットの入力データ列をサンプリング変換し、第２図Ｃに
示すように並び変える。つまり、エンコーダ（２０）は
Ｎ１ビットの入力データ列をブロック単位で時間軸圧縮
し、その生じた間隙の所定位置例えば先頭位置に１ビツ
トのステータス情報を挿入して出力する。ステータス情
報と ・してはサブキャリア（バースト）の位相情報
がｌＩ４毎に反転していることに着目し、これを“１″
。
八）の間にエンコーダ（２０）を設ける。エンコーダ（
２０）は第２図Ａに示すような１ビツトのステータス情
報と第２図Ｂに示すような入力端子（１）からのＮ１ビ
ットの入力データ列をサンプリング変換し、第２図Ｃに
示すように並び変える。つまり、エンコーダ（２０）は
Ｎ１ビットの入力データ列をブロック単位で時間軸圧縮
し、その生じた間隙の所定位置例えば先頭位置に１ビツ
トのステータス情報を挿入して出力する。ステータス情
報と ・してはサブキャリア（バースト）の位相情報
がｌＩ４毎に反転していることに着目し、これを“１″
。
、１０
“０”の論理信号に対応させて用いる。例えば、１ライ
ンの最初においてサブキャリアが正相より始まるものに
対しては“０”、負相より始まるものに対しては“１”
を対応させる。従って、１ラインの各ブロックには同じ
論理信号が割当てられることになる。なお、ステータス
情報は必ずしも各ブロックの先頭番地へ書き込むように
する必要はなく、後述のクロマインバータ（２３）にお
ける反転タイミングを考慮すれば任意の番地でよい。
ンの最初においてサブキャリアが正相より始まるものに
対しては“０”、負相より始まるものに対しては“１”
を対応させる。従って、１ラインの各ブロックには同じ
論理信号が割当てられることになる。なお、ステータス
情報は必ずしも各ブロックの先頭番地へ書き込むように
する必要はなく、後述のクロマインバータ（２３）にお
ける反転タイミングを考慮すれば任意の番地でよい。
Ｎ１ビットの入力データ列に１ビツトのステータス情報
が付加されたことにより、１ブロツクはＮ１＋１ビツト
となり、従って、ＳＡＭ （２Ａ） 。
が付加されたことにより、１ブロツクはＮ１＋１ビツト
となり、従って、ＳＡＭ （２Ａ） 。
（３Ａ）及び（９Ａ） 、 ＜ＩＯＡ ）の容量はＮ
工＋１ビットとする。また、これにイ半ってＤＮＡＭ
（５Ａ）は例えば１ラインをＮ′ピントとしてＭライン
（Ｎ′×Ｍ）の容量を有し、１ラインはこの場合Ｎ２ブ
ロック（１ブロツクはＮユ→−１ビツト）に分割されて
いる。
工＋１ビットとする。また、これにイ半ってＤＮＡＭ
（５Ａ）は例えば１ラインをＮ′ピントとしてＭライン
（Ｎ′×Ｍ）の容量を有し、１ラインはこの場合Ｎ２ブ
ロック（１ブロツクはＮユ→−１ビツト）に分割されて
いる。
また、ＳＡＭ（９Ａ）及び（１０＾）の出力側にデコー
ダ（２１）を設け、ここで映像信号とステータス情報を
分離する。すなわち、ＳＡＭ（９Ａ）及び（ＩＯＡ ）
からは第３図Ａに示すような入力データ列にステータス
情報の挿入されたデータがデコーダ（２１）に供給され
ており、デコーダ（２１）ではこの入力情報より第３図
Ｂに示すようなデータ（映像信号）と第３図Ｃに示すよ
うなステータス情報を分離して出力する。分離されたス
テータス情報はステータス順序判別回路（２２）に供給
され、映像信号はクロマインバータ（２３）へ（Ｊｌさ
れる。
ダ（２１）を設け、ここで映像信号とステータス情報を
分離する。すなわち、ＳＡＭ（９Ａ）及び（ＩＯＡ ）
からは第３図Ａに示すような入力データ列にステータス
情報の挿入されたデータがデコーダ（２１）に供給され
ており、デコーダ（２１）ではこの入力情報より第３図
Ｂに示すようなデータ（映像信号）と第３図Ｃに示すよ
うなステータス情報を分離して出力する。分離されたス
テータス情報はステータス順序判別回路（２２）に供給
され、映像信号はクロマインバータ（２３）へ（Ｊｌさ
れる。
ステータス順序判別回路（２２）ではデコーダ（２１）
からのステータス情報がエンコーダ（２０）で挿入され
た規則通りに配列されているか否かをチエツクする。例
えば追い越しがないときは判別回路（２２）で検出され
るステータス情報はエンコーダ（２０）側で挿入された
ような論理信号にあるも、追い越しが生じるとサブキャ
リアの位相情報は反転し、これに伴って判別回路（２２
）で検出されるステータス情報はその追い越しが生じた
時点で論理信号が“０”から“１”また“１”から“０
”と他の論理信号に変化してしまう。この変化は、ステ
ータス情報がブロック単位で挿入されているので、ブロ
ック単位で生じる。
からのステータス情報がエンコーダ（２０）で挿入され
た規則通りに配列されているか否かをチエツクする。例
えば追い越しがないときは判別回路（２２）で検出され
るステータス情報はエンコーダ（２０）側で挿入された
ような論理信号にあるも、追い越しが生じるとサブキャ
リアの位相情報は反転し、これに伴って判別回路（２２
）で検出されるステータス情報はその追い越しが生じた
時点で論理信号が“０”から“１”また“１”から“０
”と他の論理信号に変化してしまう。この変化は、ステ
ータス情報がブロック単位で挿入されているので、ブロ
ック単位で生じる。
そこで、判別回路（２２）ではステータス情報が変化し
たことが判別されると、追い越しが発生したと着像し、
制御信号をクロマインバータ（２３）に供給して、その
ときから以降のサブキャリアの位相を反転してやる。こ
れにより追い越しによる色相エラーがなくなる。
たことが判別されると、追い越しが発生したと着像し、
制御信号をクロマインバータ（２３）に供給して、その
ときから以降のサブキャリアの位相を反転してやる。こ
れにより追い越しによる色相エラーがなくなる。
なお、エンコーダ（２０）及びデコーダ（２１）はピン
数にゆとりがあるならば、メモリ内に内蔵させることも
可能である。
数にゆとりがあるならば、メモリ内に内蔵させることも
可能である。
上述の如くこの発明によれば、入力側で映像信号（サブ
キャリア）の位相情報に対応してステータス情報をブロ
ック単位で挿入してこれを出力側で判別することにより
追い越しを検出し、追い越しが生じた時点より映像信号
の位相情報を反転するようにしたので、追い越しによる
色相エラーがなくなり、また、専用の追い越し検出回路
を設ける必要もなくなる。
キャリア）の位相情報に対応してステータス情報をブロ
ック単位で挿入してこれを出力側で判別することにより
追い越しを検出し、追い越しが生じた時点より映像信号
の位相情報を反転するようにしたので、追い越しによる
色相エラーがなくなり、また、専用の追い越し検出回路
を設ける必要もなくなる。
第１図はこの発明の一実施例を示す回路構成図、第２図
及び第３図はこの発明の動作説明に供するための線図、
第４図は従来装置の一例を示す回路構成図、第５図は追
い越し動作の説明に供するための線図である。 （２Ａ） 、 （３Ａ） 、 （９＾）、（ＩＯＡ
）はシリアルアクセスメモリ （ＳＡＭ）、（５八）は
グイナミソクランダムアクセスメモリ （ＤＲＡＭ）、
（６Ａ） 。 （７＾）はアドレス回路、（２０）はエンコーダ、（２
１）はデコーダ、（２２）はステータス順序判別回路、
（２３）はクロマインバータである。
及び第３図はこの発明の動作説明に供するための線図、
第４図は従来装置の一例を示す回路構成図、第５図は追
い越し動作の説明に供するための線図である。 （２Ａ） 、 （３Ａ） 、 （９＾）、（ＩＯＡ
）はシリアルアクセスメモリ （ＳＡＭ）、（５八）は
グイナミソクランダムアクセスメモリ （ＤＲＡＭ）、
（６Ａ） 。 （７＾）はアドレス回路、（２０）はエンコーダ、（２
１）はデコーダ、（２２）はステータス順序判別回路、
（２３）はクロマインバータである。
Claims (1)
- 【特許請求の範囲】 入力データ列とステータス情報をサンプリング変換し並
び変えるエンコーダと、 該エンコーダにより並び変えられたブロック単位のビッ
ト数と同等の容量のバッファを複数個入出力部に有する
メモリ手段と、 該メモリ手段の出力を再びサンプリング変換し連続した
データ列を得ると同時にブロック単位でステータス情報
を取り出すデコーダと、 上記エンコーダにおけるステータス情報と上記デコーダ
におけるステータス情報を比較判別する判別回路と を備え、該判別回路の出力により上記メモリ手段の出力
の位相情報を補正するようにしたことを特徴とする映像
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151258A JPH0771303B2 (ja) | 1986-06-27 | 1986-06-27 | 映像記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151258A JPH0771303B2 (ja) | 1986-06-27 | 1986-06-27 | 映像記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS637092A true JPS637092A (ja) | 1988-01-12 |
| JPH0771303B2 JPH0771303B2 (ja) | 1995-07-31 |
Family
ID=15514729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61151258A Expired - Lifetime JPH0771303B2 (ja) | 1986-06-27 | 1986-06-27 | 映像記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0771303B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2626129A1 (fr) * | 1988-01-19 | 1989-07-21 | Rca Licensing Corp | Appareil pour modifier la taille des objets dans une image de television sans changer la taille de la trame, avec circuit de restauration de la phase de la chrominance |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814689A (ja) * | 1981-07-18 | 1983-01-27 | Nippon Television Kogyo Kk | 映像信号処理装置 |
| JPS6079895A (ja) * | 1983-10-06 | 1985-05-07 | Nec Corp | デイジタルメモリカラ−フレ−ミング回路 |
-
1986
- 1986-06-27 JP JP61151258A patent/JPH0771303B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814689A (ja) * | 1981-07-18 | 1983-01-27 | Nippon Television Kogyo Kk | 映像信号処理装置 |
| JPS6079895A (ja) * | 1983-10-06 | 1985-05-07 | Nec Corp | デイジタルメモリカラ−フレ−ミング回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2626129A1 (fr) * | 1988-01-19 | 1989-07-21 | Rca Licensing Corp | Appareil pour modifier la taille des objets dans une image de television sans changer la taille de la trame, avec circuit de restauration de la phase de la chrominance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0771303B2 (ja) | 1995-07-31 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |