JPH03266461A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、半導体集積回路装置に関し、特に、高電圧を
扱う集積回路において高耐圧ダイオードによる洩れ電流
を低減することにより、チップ全体の電力損失の低減を
図る半導体集積回路装置に関するものである。

［従来の技術］ 従来の半導体集積回路の製造方法を、隣接するバイポー
ラ型トランジスタと高耐圧ダイオードとを、ｐｎ接合分
離方式で分離したプレーナ型ＩＣの場合について、第４
八図ないし第４Ｅ図を用いて説明する。

従来は、第４Ａ図に示すように、ボロン（Ｂ）をドープ
したｐ型の半導体基板１にアンチモン（Ｓ　ｂ）を注入
などにより拡散させること（以下「Ｓｂ拡拡散色記す）
によって、埋込み層２を形成し、その後、Ｂを注入など
により拡散させること（以下「Ｂ拡散Ｊと記す）によっ
て埋込み層３を形成する。それに続いて、リン（Ｐ）を
ドープしたｎ型層４を、たとえばエピタキシャル法によ
って成長させる（第４Ｂ図）。その後さらに、素子分離
のために、Ｂ拡散によって、埋込み層３に到達するよう
に分離領域を形成する。続いて、Ｐを注入などにより拡
散させること（以下「Ｐ拡散」と記す）によって埋込み
層２に到達するように、コレクタウオール領域６を形成
する（第４Ｃ図）。

次に第４Ｄ図に示すように、Ｂ拡散およびＰ拡散によっ
て、それぞれトランジスタのベース領域７およびエミッ
タ領域８を形成する。このとき、ダイオード部（図中の
２点鎖線内）には、エミッタ領域８は形成されない。そ
の後、第４Ｅ図に示すように、酸化膜９の所定箇所に、
電極取出用の孔が加工され、アルミニウムによって電極
配線１０が施されて半導体集積回路が完成する。

「発明が解決しようとする課題］ 上述したようなｐｎ接合分離方式を適用した半導体集積
回路装置において、高耐圧ダイオードの形成を必要とす
る場合、構造が最も容易なのは、ベース接合を使用して
、ベース／エピタキシャル層間で高耐圧を持たせるもの
である。これは通常、バイポーラトランジスタのベース
が開の状態のときのコレクタ／エミッタ間耐圧（Ｖ　ｃ
　ｔ。）と、エミッタが開の状態のときのコレクタ／ベ
ース間耐圧（Ｖｃ、ｏ）が、ｖｃｆｏ＜〈ｖｃｌｏ　と
なり、かつ、Ｖ　ｃｔ６がその高耐圧集積回路（以下ｒ
ＨＶ　Ｉ　Ｃｌと記す）の最大定格を決定していること
に基づくものである。しかしながら、ｐｎ接合分離方式
を採用しているため、必然的に、縦型ｎｐｎ　）ランジ
スタのベース領域７をエミッタ、エピタキシャル成長さ
せたｎ型層４をベース、基板１をコレクタとした寄生縦
型ｐｎｐ　トランジスタが構成されてしまうことになる
（第５図参照）。

さらに、ＨＶＩＣの場合は、高耐圧を確保するために、
エピタキシャル成長させたｎ型層４が厚くかつ高比抵抗
であることが不可欠である。そのため、寄生低減をも本
来の目的としているコレクタウオール領域６と、第１の
半導体領域である埋込み層２（フローティングコレクタ
層）の接点付近では、コレクタウオール領域６の不純物
密度は、ｎ型層４の不純物密度とそれほど変わらない程
度になってしまう。したがって、ベース領域７から基板
１への正孔の注入量が増加し、従来の集積回路に比べ寄
生防止効果は著しく低下してしまう。

この場合のエミッタ電流１．と伝達効率αの関係は、た
とえば第２図に示すグラフのＡのレベルである。ここで
伝達効率αは、コレクタ電流ＩＣのエミッタ電流Ｉ２に
対する比率である。

この場合の寄生による電力損失は、たとえば工ｇ＝１ｍ
Ａ、電源電圧ＶＤＤ＝　１４０　Ｖとすれば、第２図の
Ａのグラフから、α＝０．４６であり、その結果洩れ電
流は０．４６ｍＡとなり、それによる損失電力Ｗ＝■・
Ｉ＝６４ｍＷとなる。

また、一般的な寄生防止の手法として、コレクタウオー
ル領域６の拡散幅の拡大やフローティングコレクタ層（
埋込み層２）の高濃度化を図ること、コレクタウオール
領域６の拡散の高濃度化あるいはエピタキシャル層（ｎ
型層４）の最適化を図ることが挙げられる。しかし、そ
のいずれも決定的な効果を上げることはできず、たとえ
ばエミッタ電流■２と伝達効率αとの関係は、コレクタ
ウオール領域６の拡散幅を拡大した場合には、第２図に
示すグラフＢのレベルであり、コレクタウオール領域６
を高濃度化した場合であっても高々第２図に示すＣのレ
ベルである。

以上はｐｎ接合分離による集積回路の素子分離方式の場
合について述べたが、特にＨＶＩＣには、一般的なｐｎ
接合分離方式の他に、誘電体分離方式が用いられること
がある。この分離方式は、分離島の周囲（側面と底面）
を完全に絶縁膜で包囲する構造である。この誘電体分離
方式によれば、通常のｐｎ接合分離方式のように基板１
とエピタキシャル層（ｎ型層４）もしくは分離用の絶縁
膜とエピタキシャル層（ｎ型層４）が直接接合を作るこ
となく、絶縁膜を介しているので、絶縁膜で包囲された
分離島間、あるいは基板１を含む寄生に対する問題が生
ずることはない。

しかしながら、この誘電体分離方式は、その形成工程が
高集積化に適さず、また、分離島を支持するために多結
晶シリコンを厚く　（約５００μ工程度）堆積させる必
要がある。そのため、ウェハの反りが大きくなるなどの
技術的に未解決な問題点も多く、通常用いられるいわゆ
るエピウェハ、すなわち比抵抗が５Ωｃｍ厚さが１０５
μｍ〜１０μｍの通常のウェハに比べて、コストは約３
倍程度になる。

このような理由により、高耐圧集積回路において誘電体
分離方式を採用することは種々の問題があり、ｐｎ接合
分離方式において寄生の低減を図ることにより、高耐圧
集積回路装置の製造に適用できるようにすることが大き
な課題となっていた。

本発明は上記従来の問題点に鑑み、ｐｎ接合分離におけ
る寄生の低減を図ることにより、ｐｎ接合分離方式によ
る高耐圧ダイオードを含む半導体集積回路装置を提供す
ることを目的とする。

［課題を解決するための手段］ 本発明の半導体集積回路装置は、第１導電型の半導体基
板と、この半導体基板に選択的に形成された高濃度の第
２導電型の第１の半導体領域と、この第１の半導体領域
と半導体基板との双方に接合して配置された、第２導電
型の第２の半導体領域と、半導体基板に達し、かつ、素
子分離のために壁状に取囲むように選択的に配置された
第１導電型の第３の半導体領域と、第２の半導体領域の
うちの第３の半導体領域で囲まれた領域の表面近傍に選
択的に形成された第１導電型の第４の半導体領域と、こ
の第４の半導体領域の表面近傍に選択的に配置された第
２導電型の第５の半導体領域とを備えている。この半導
体集積回路は、さらに、第４の半導体領域と第５の半導
体領域とを金属配線で短絡したことを特徴とする。

［作用コ 本発明によれば、ダイオードのアノード領域である第４
の半導体領域（バイポーラトランジスタの場合のベース
領域に相当）の中に、選択的に第５の半導体領域（バイ
ポーラトランジスタの場合のエミッタ領域に相当）を形
成し、これらの領域を金属配線で短絡しているため、第
４の半導体領域をエミッタ、第２の半導体領域をベース
、基板をコレクタとした縦型寄生ｐｎｐ　トランジスタ
と、第５の半導体領域をコレクタ、第４の半導体領域を
ベース、第２の半導体領域をエミッタとした縦型寄生ｎ
ｐｎ）ランジスタとが形成される。この縦型寄生ｎｐｎ
）ランジスタの電流増幅により、縦型寄生ｐｎｐ　トラ
ンジスタのエミッタ電流を一定とした場合のコレクタ電
流を減少することができる。これにより、エミッタ電流
を一定とした場合、すなわちダイオードに流れる電流が
一定の場合の基板への洩れ電流が減少することになる。

［実施例コ 本発明の一実施例を第１Ａ図〜第１Ｅ図に基づいて説明
する。

本実施例においては、硼素イオン（Ｂ）をドープしたｐ
型の半導体基板１に、Ｓｂ拡散によって、ｎ型の第１の
半導体領域である埋込み層２を形成し、その後Ｂ拡散に
よって、ｐ型の第２の半導体領域である埋込み層３を形
成する（第１Ａ図）。

続いて、リン（Ｐ）をドープした第３の半導体領域とし
てのｎ型層４を、エピタキシャル成長法によって成長さ
せる（第１Ｂ図）。

次に素子分離のために、Ｂ拡散によって、埋込み層３に
到達するように分離領域５を形成し、続いて埋込み層２
に到達するように、第３の半導体領域としてのコレクタ
ウオール領域６を形成する（第１Ｃ図）。その後、Ｂ拡
散およびＰ拡散によって、それぞれトランジスタのベー
ス領域７（第４の半導体領域）およびエミッタ領域８（
第５の半導体領域）を形成する（第１Ｄ図）。このとき
、ダイオードとなる部分（第１Ｄ図中の２点鎖線内の部
分）のベース領域７内にもエミッタ領域８が形成される
。このダイオード部におけるベース領域７は、ダイオー
ドのアノード領域となる部分である。　次に、酸化膜９
の所定の箇所に、電極取出用のコンタクトホールを形成
し、アルミニウムによってこの部分に電極配線１０が施
される。これにより、ダイオード部に形成されたベース
領域７とエミッタ領域８は、電極配線１０により短絡さ
れる（第１Ｅ図）。

以上のように形成された本実施例の半導体集積回路の構
造によれば、縦型寄生ｎｐｎ　トランジスタのベース電
流となる電子注入電流■。が、本来のエミッタを逆にコ
レクタとした縦型寄生ｎｐｎトランジスタによって増幅
される。この電流Ｉ。

が本来のエミッタ電流を増加させることにより、エミッ
タ電流を一定としたときのコレクタ電流、すなわち基板
１への洩れ電流を減少させることができる。このことを
簡単な数式によって如何のように説明される。

縦型ｐｎｐ寄生トランジスタのエミッタ電流を１、とす
ると、 １、＝１．＋Ｉい が成立する。ここでＩｎは、ｎ型層４からベース領域７
に注入される電子注入電流であり、Ｉｐは、ｐ型のベー
ス領域７からｎ型層４へ注入されるホール電流である。

なお、第３図に示す矢印は、Ｉｒｌについては電子の注
入方向、Ｉｐについてはホールの注入方向を示している
。

ベース領域７に注入された電子注入電流Ｉ。は、本来の
エミッタを逆にコレクタとした縦型寄生ｎｐｎ）ランジ
スタの電流増幅率である逆り、、（以下「ｈ、ｔｔ」と
記す）によって増幅される。すなわち、縦型寄生ｎｐｎ
）ランジスタのコレクタ電流はＩｎ、ベース電流はＩｎ
／ｈ＋ｔｔとなり、これはＩｐに等しいから、Ｉｐ＝Ｉ
ｏ／ｈｒ＋ｔ　となる（第６図参照）。したがって、Ｉ
ｎ＝ｈ＋ｔｔ■２となり、 Ｉｚ　＝Ｉｐ　＋ｈｒｔ＋　　・Ｉｐ　＝　（１＋ｈｒ
ｔｔ　）　　Ｉとなる。

これにより、この縦型ｐｎｐ寄生トランジスタの伝達効
率αは、コレクタ電流をＩＣとすると、α＝Ｈ（／　Ｉ
　Ｅ　＝　Ｉｃ　／　Ｉ　ｐ　　（１＋ｈｒｔｔ　）と
表わされる。また、ダイオードのアノード領域（ベース
領域７）とエミッタ領域８を短絡しない従来のダイオー
ドの場合の伝達効率α′は、■。／１．に等しくなる。

従来のダイオードの場合のコレクタ電流をＩ。

′とすると、エミッタ電流ＩＩ：を一定とした場合のそ
れぞれのコレクタ電流Ｉ。＋ＩＣ−は次のように表わさ
れる。

Ｉｏ＝αｆ　ｔ　＝　（ｒｃ　／　Ｉ　ｐ　　（１＋ｈ
＋＋ｔ　）　）■Ｅ Ｉ　ｃ　　−＝　ａ　−Ｉ　ｔ　＝　　（Ｉ　ｃ　／　
ｒ　ｐ　）　　Ｉ　Ｅとなる。したがって、本実施例の
場合、縦型寄生ｐｎｐ）ランジスタのコレクタ電流、す
なわち基板１への洩れ電流は、エミッタ電流を一定にし
た場合に相対的に減少することになる。この場合のエミ
ッタ電流■２と伝達効率αとの関係は、第３図のＤに示
すようになる。これにより、本実施例により寄生防止効
果が得られることがわかる。

［発明の効果］ 以上述べたように本発明によれば、ダイオードのアノー
ド領域となる第１導電型の第４の半導体領域に、選択的
に第２導電型の第５の半導体領域を形成し、これらの領
域を金属配線によって短絡することにより、縦型寄生ｐ
ｎｐトランジスタのエミッタ電流が、本来のエミッタを
逆にコレクタとした縦型寄生ｎｐｎ　トランジスタによ
って増幅される。それにより、エミッタ電流を一定とし
た場合の縦型寄生ｐｎｐ　トランジスタのコレクタ電流
、すなわち基板への洩れ電流を相対的に減少させること
ができる。これにより、ｐｎ接合分離方式によって形成
されたダイオード部における寄生の影響が抑制され、半
導体集積回路装置への高耐圧ダイオードの形成を、ｐｎ
接合分離方式によって行なうことが可能になる。

本発明を適用することにより、高圧モータの駆動用回路
などのような、高耐圧ダイオードを含む半導体集積回路
の製造を、誘電体分離方式を用いることなく、ｐｎ接合
分離方式を採用することができるため、集積度の高い半
導体集積回路装置を、比較的低コストで供給することが
可能になる。

【図面の簡単な説明】 第１Ａ図ないし第１Ｅ図は、本発明の一実施例である半
導体集積回路を製造するための各工程を順次模式的に示
す断面図である。 第２図は、エミッタ電流■２と伝達効率αとの関係を、
ダイオードを含む従来の３種類の半導体集積回路装置Ａ
−Ｃと本発明の一実施例の半導体集積回路装置りの場合
について示す図である。 第３図は、本発明の一実施例における半導体集積回路装
置のエミッタ電流増幅のメカニズムを説明するための断
面図である。 第４Ａ図ないし第４Ｅ図は、従来のダイオードを含む半
導体集積回路を製造するための各工程を順次模式的示す
断面図である。 第５図は、従来のダイオードを含む半導体集積回路の寄
生トランジスタの等価回路を説明するための断面図であ
る。 第６図は、本発明の一実施例の半導体集積回路装置にお
ける、寄生トランジスタの等価回路と電流の流れ方向を
示す図である。 図において、１は半導体基板、２は埋込み層（第１の半
導体領域）、３は埋込み層、４はｎ型層（第２の半導体
領域）、５は分離領域（第３の半導体領域）、６はコレ
クタウオール領域、９は酸化膜である。 なお、図中、同一符号を付した部分は、たは相当の要素
を示す。 （ほか２名） 同一ま 犯 り図 賞４Ａ口 島２図 ３０ 第４Ｄ図 も４Ｅ目 国 手 続 補 正 書（自発） 平成３年５月２７日 第６図 １　事件の表示 ２、発明の名称 ３、補正をする者 事件との関係 住所 名称 代表者 ４、代理人 住所 平成２年特許願第６５６９５号 半導体集積回路装置

Claims (1)

1. 【特許請求の範囲】 第１導電型の半導体基板と、 この半導体基板の表面近傍に選択的に形成された高濃度
   の第２導電型の第１の半導体領域と、この第１の半導体
   領域と前記半導体基板とに接合して配置された第２導電
   型の第２の半導体領域と、 この第２の半導体領域の表面から前記半導体基板の表面
   に達し、かつ、素子分離のために壁状に囲むように形成
   された第１導電型の第３の半導体領域と、 前記第２の半導体領域のうち、前記第３の半導体領域で
   囲まれた領域の表面近傍に、選択的に形成された第１導
   電型の第４の半導体領域と、この第４の半導体領域の表
   面近傍に選択的に形成された第２導電型の第５の半導体
   領域と を備え、 さらに、前記第４の半導体領域と前記第５の半導体領域
   とを金属配線で短絡したこと、 を特徴とする半導体集積回路装置。