JPH032680A

JPH032680A - 半導体集積回路装置

Info

Publication number: JPH032680A
Application number: JP1137879A
Authority: JP
Inventors: Junichi Shikatani; 鹿谷　順一; Mitsugi Naito; 内藤　貢
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-05-31
Filing date: 1989-05-31
Publication date: 1991-01-09
Anticipated expiration: 2012-12-24
Also published as: JP2695240B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例本発明の原理説明　　　　　　（第１〜７図）本発明の
第１実施例　　　　（第８図）本発明の第２実施例　　
　　（第９．１０図）本発明の第３実施例　　　　（第
１１．１２図）本発明の第４実施例　　　　（第１３図
）発明の効果〔概要〕同一チップ内にランダムロジック回路とマクロセルとを
混載した半導体集積回路装置に関し、使用ゲート数の増
大を招（ことなく、試験用端子を大幅に低減させること
のできる半導体集積回路装置を提供することを目的とし
、１チツプ内にランダムロジック回路とマクロセルを混載
した半導体集積回路装置において、前記チップ内に外部
からの試験信号に基づいて前記マクロセルの試験を行う
試験回路を設け、該試験回路は、１つのマクロセルを所
定のビット幅を有す。

る複数のマクロセルに分割し、分割後のマクロセルに対
して前記試験を行うように構成されている。

〔産業上の利用分野〕

本発明は、半導体集積回路装置に関し、詳しくは同一チ
ップ内にランダムロジック回路とＲＡＭ、ＲＯＭおよび
乗算器等のマクロセルとを混載した複合化半導体集積回
路装置に係り、特に、試験用端子を減少させることが可
能なマクロセルの試験回路の改良に関する。

近年の半導体製造技術の進歩に伴い、半導体集積回路１
個のチップ内に搭載できるゲート規模が飛躍的に大きく
なり、数万〜数十万ゲート搭載可能な半導体集積回路が
見られるようになってきた。

しかし、１個のチップ内のランダムロジック部は多くて
も数万ゲート程度までであり、これ以上の規模になると
論理設計および論理検証が非常に難しくなる。そのため
、ＲＡＭ、、ＲＯＭ、乗算器、ＡＬＵなどのマクロセル
の搭載が必須となってきており、ビット幅の大きいマク
ロセルが搭載され。

た場合の試験方法が問題になってきている。

〔従来の技術〕

従来、ランダムロジックとマクロセルを搭載した半導体
集積回路では、論理設計者（ユーザ）に試験回路作成と
試験パターンを作成してもらうことが多かった。すなわ
ち、ビット、ワード幅が変わるということはマクロセル
の大きさが変わってしまうことを意味し、その試験のた
めの試験回路も大きさが異なるため、論理設計者が試験
回路を作成することが一般的であった。しかし、マクロ
セルの搭載される種類や個数が増えると論理設計者の負
担が非常に大きくなってくることから、半導体ベンダ側
で試験を行う必要性が強くなってきた。

半導体ベンダ側で試験を行うためには試験専用の回路が
必要であり、その方法として大きく分類すると二種類が
考えられる。１つはスキャンフリップフロップを利用し
てデータをシリアルに読み出す方法、もう１つは、被試
験マクロセルの全端子を外部端子から直接制御する方法
である。前者の方法は、スキャンフリップフロップをシ
リアルに組み込んでおき、通常モードの状態で外部から
シテスムクロックを与えてスキャンフリップフロップに
入力した後、スキャンモードに設定し、スキャンイン端
子を入力とし、スキャンアウト端子を出力としてスキャ
ンフリップフロップの数だけスキャンクロツタを与えて
データをシフトさせてシリアルに読み出すものである。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体集積回路装置に
あっては、前者の方法では使用する外部端子は少ないも
のの、スキャンフリップフロップを利用するための使用
ゲート数が増え、シリアル読み出しのため試験パターン
が多くなるという問題点があった。例えば、ピント、ワ
ード幅が４６あるときは４６個のスキャンフリップフロ
ップが必要になり、これらフリップフロップに用いるロ
ジック用の回路が非常に増え、ＲＡＭのテストには不向
きである。

また、後者の方法では、使用ゲート数は少なく試験パタ
ーン数も少ないが、ＬＳＩの外部端子から直接マクロセ
ルにテストパターンを入力するため多くの外部端子が必
要となる。したがって、ビット数の多いＲＡＭ、ＲＯＭ
、乗算器、ＡＬＵなどを使用した場合、試験に必要な端
子が、パッケージの端子数から電源端子をのぞいた使用
可能な端子数を超えることがある。また、試験用端子の
殆どはユーザ用端子と共用することができるが、共用端
子にすると共用した端子に負荷がつき遅延時間が増大し
て特性が悪（なり論理設計者の要求している特性が得ら
れなくなることがあり、実際に使用できる共用端子は、
かなり減少する。従来では、ビット幅も比較的短かった
ため、上記不具合はそれ程には問題となることはなかっ
たが、最近ではピント幅の非常に大きいマクロセルが混
載されるのに伴い試験用端子の増大が深刻な問題となっ
てきている。

そこで本発明は、使用ゲート数の増大を招くことなく、
試験用端子を大幅に低減させることのできる半導体集積
回路装置を提供することを目的としている。

幅を有する複数のマクロセルに分υ１し、分割後のマク
ロセルに対してマクロセルの試験が行われる。

したがって、大きなビット幅を持つマクロセルのために
多数の試験用外部端子を用意する必要がなくなり、試験
信号および試験データを入出力する際に必要な外部端子
数が大幅に減少する。

Ｃ課題を解決するための手段〕本発明による半導体集積回路装置は上記目的達成のため
、１チツプ内にランダムロジック回路とマクロセルを混
載した半導体集積回路装置において、前記チップ内に外
部からの試験信号に基づいて前記マクロセルの試験を行
う試験回路を設け、該試験回路は、１つのマクロセルを
所定のビット幅を有する複数のマクロセルに分割し、分
割後のマクロセルに対して前記試験を行うように構成す
る。

〔作用〕

本発明では、１つのマクロセルを所定のピント〔実施例
〕以下、本発明を図面に基づいて説明する。

１皿に皿本発明は、１個のマクロセルを任意のビットに分割し複
数のマクロセルとして試験を行うことができるようにし
た試験専用回路を設け、マクロセルを外部から直接コン
トロールできるようにする。

そして、マクロテストモード信号Ｍ　Ｔ　Ｍを専用端子
とし、この信号によって通常モードかマクロセルの試験
モードかを選択するとともに、他のマクロセル試験に必
要な信号は、通常モードで使用する外部端子と共用にす
る。ここにいうマクロセルは複数のビット幅を有し、機
能ブロックが複数個あるものをいい、ＲＡＭ、ＲＯＭ、
乗算器、ＡＬＵ等を示す。

第１〜７図は本発明の基本原理を説明するための図であ
り、マクロセルとしてシングルポートＲＡＭを用いた例
である。第１図において、１はランダムロジック回路２
、シングルポートＲＡＭ３を同一チップ内に混載した複
合化半導体集積回路（半導体集積回路装置）であり、半
導体集積回路装置１はランダムロジック回路２、シング
ルポートＲＡＭ３、外部入力端子４〜９、外部入出力端
子１０、入力バッファ１１〜１３、双方向人出力バッフ
ァ１４、マクロテストモード信号ＭＴＭによりランダム
ロジック回路２からの入力信号とマクロセルの試験用人
力信号を選択するセレクタ回路１５〜１８、ビットセレ
クト信号により後述すの出力データバス２３にどのビッ
トのテスト用出力信号を出力するかを選択するバスドラ
イバ１９．２０、テスト回路専用アドレス・バス２１、
テスト回路専用の入力データ・バス２２およびテスト回
路専用の出力データ・バス２３を含んで構成されている
。

外部入力端子４〜９にはそれぞれＲＡＭのテストモード
選択信号（Ｍａｃｒｏ　Ｔｅ５ｔ　Ｍｏｄｅ）　Ｍ　Ｔ
　Ｍ、テストモード時のライトイネーブル信号（Ｔｅｓ
ｔＷｒｉｔｅ　Ｅｎａｂｌｅ）　Ｔ　Ｗ　Ｅ　、テスト
モード時のビット分割試験を行う際の制御信号（Ｂｉｔ
　５ｅｌｅｃｔ）　Ｂ　ＳＱ、ＢＳＩ、テスト回路用ア
ドレス信号（ＴｅｓｔＡｄｄｒｅｓｓ）　Ｔ　Ａ、テス
ト回路用入力データ信号（Ｔｅｓｔ　Ｄａｔａ　Ｉｎｐ
ｕｔ）Ｔ　Ｉが入力され、外部入出力端子ＩＯからはテ
スト回路用出力データ信号（ＴｅｓｔＤａｔａ　０ｕｔ
ｐｕｔ）　ＴＯが出力される。また、３１はテスト用ア
ドレス端子とランダムロジック回路用端子を共用にした
場合のランダムロジック回路用入力データ、３２はテス
ト用人力データ端子とランダムロジック回路用端子を共
用にした場合のランダムロジック回路用入力データ、３
３はテスト用出力データ端子とランダムロジック回路用
端子を共用にした場合のランダムロジック回路用入力デ
ータ、３４はランダムロジック回路側のライトイネーブ
ル信号、３５はランダムロジック回路側のアドレス信号
、３６．３７はランダムロジック回路側の入力デ−夕信
号、３８．３９はランダムロジック回路側の出力データ
信号である。

アドレスバス２１のピント幅はシングルボートトＲ・Ａ
Ｍ３のアドレス本数と同じとしてシングルポートＲＡＭ
３に人力する。人力データバス２２のビット幅はシング
ルポートＲＡＭ３のビット幅を分割したうち最大のビッ
ト幅を持つもので決まる。例えば、ビット幅１５ビツト
のＲＡＭを２分割したい場合、８ビツトと７ビツトに分
割できるため入力データパスのビット幅は８ビツトとな
る。出力データハス２３も人力データバス２２と同様に
ビット幅はＲＡＭのビット幅を分割したうち最大のビッ
ト幅を持つもので決まる。ＲＡＭの場合には、入力デー
タと出力データのビット幅は同じである。なお、大力バ
ッファ１１〜１３は入力と入力の組み合わせであるが、
ＭＴＭ信号で制御することにより、入力と双方向等どの
組み合わせでも可能である。

双方向人出力バッファ１４も同様に出力と出力、出力と
双方向等の組み合わせが可能である。

また、第１図では図面が煩雑となるため、バッファ１２
〜１４は３個しか描かれていないが、実際は、バッファ
１２〜１４はアドレステスト入力データテスト出力デー
タの本数と同じ個数が必要である。

第２図はシングルポートＲＡＭ３のブロック図、第３図
はテスト回路を内蔵したシングルポートＲＡＭ３のブロ
ック図である。第２．３図において、シングルポートＲ
ＡＭ３は、バッファ４１、アドレスバッファ４２、アド
レス遷移検出回路（ＡＴＤ）４３、プリチャージ回路４
４、ロウデコーダ４５、コラムデコーダ４６、センスア
ンプ４７、ライトアンプ４８、コラムセレクト４９およ
び記憶セルを行、列方向にマトリクス状に所定の容量で
配置したメモリセルアレイ５０により構成されている。

バッファ４１はデータの書き込み読み出しを制御するラ
イトイネーブル（ｔ　号ＷＥをバッファリングしてロウ
デコーダ４５、コラムデコーダ４６、センスアンプ４７
、ライトアンプ４８に出力し、アドレスバッファ４２は
ロウアドレスとコラムアドレスとをマルチプレクスして
人力される外部アドレス（Ａ００〜Ａ＋ａ−＋））をバ
ッファリングするもので、外部アドレスはアドレス遷移
検出回路４３、ロウデコーダ４５およびコラムデコーダ
４６に出力される。アドレス遷移検出回路４３はアドレ
スバッファ４２から送られてきた外部。

アドレスに基づいてその遷移状態を検出しこれをプリチ
ャージ回路４４およびセンスアンプ４７に伝える。プリ
チャージ回路４４はこの検出結果に従ってメモリセルア
レイ５０のデータ線をプリチャージする。ロウデコーダ
４５は伝えられた外部アドレス若しくは内部アドレスを
デコードし、このデコード結果に従ってメモリセルアレ
イ５０の多数のワード線のうちの１つを選択して活性化
させる。コラムデコーダ４６は伝えられた外部アドレス
をデコードしてコラムセレクト４９に出力する。ライト
アンプ４８は外部からのデータ（Ｉ　ＯＯ＝　Ｉ　＜−
１，）をバッファリングし、このデータをコラムセレク
ト４９に出力するとともに、コラムデコーダ４６からの
デコード結果に従ってメモリセルアレイ５０の多数のビ
ット線のうちの１つを選択する。センスアンプ４７はコ
ラムセレクト４９を介して選択されたビット線の電位を
増幅してこのビット線に接続されたメモリセルのデータ
（ＤＯＯ〜Ｄ！Ｉｌ＋−１１）を読み出す。

第２図に示したシングルポートＲＡＭ３の内部。

構成自体は従来のものと同一構成であるが、シングルポ
ートＲＡ　Ｍ　３にはランダムロジック回路２からの信
号のほか、試験専用回路を介して外部端子から信号が入
出力される点で従来のものと異なっている。すなわち、
第３図に示すようにランダムロジック回路２側のライト
イネーブル信号ＷＥおよびテストモード時のライトイネ
ーブル信号ＴＷＥはセレクタ５１に入力され、テストモ
ード選択信号ＭＴＭにより選択されてバッファ４１に出
力される。セレクタ５２には通常モード側からの入力と
してランダムロジック回路２から外部アドレス八００〜
Ａ（ａ−１１が人力され、これらのアドレスはＭＴＭ信
号により選択される。また、セレクタ５３には通常モー
ド側からの入力として複数に（本例では２つに）分割さ
れたランダムロジ１．り回路２側の入力データ１００〜
Ｉ　（ｂ−１が入力されるとともに、半導体集積回路装
置１外部テスト人力デ−夕Ｔ！、、〜Ｔ　Ｉ　＜ｂ−１
，が入力され、これらの入力データはＭＴＭ信号により
選択される。一方、メモリセルアレイ５０のデータはコ
ラムセレクト４９゜およびセンスアンプ４７を介してユ
ーザ側への出力ＤＯＯ〜Ｄい−、、としてシングルボー
トＲＡＭ３外部に出力されるとともに、バスドライバ５
４に出力され、バスドライバ５４はビットセレクト信号
ＢＳに従って所定のビットのデータをテスト出力データ
ＴＤＯＯ〜ＴＤ（１１−１１として外部に出力する。

この場合、バスドライバ５４に代えてセレクタを使用し
てもよい。上記セレクタ５１、セレクタ５２、セレクタ
５３およびバスドライバ５４は前述した第１図のセレク
タ回路１８、セレクタ回路１７、セレクタ回路１５．１
６およびバスドライバ１９．２０にそれぞれ相当し、こ
れらは全体として試験回路を構成している。

第４〜７図は第１図に示す原理説明図のタイミングチャ
ートであり、第５〜７図は第４図の詳細なタイミングチ
ャートである。第４図において、マクロテストモード選
択信号ＭＴＭを“Ｌ”にするとテストモードに入り、テ
スト時のライトイネーブル信号ＴＷＥを“Ｌ”′にした
とき書込可能になる。第４図（ｄ）に示すようにあるア
ドレス（Ｔ　Ａ　Ｏ０〜ＴＡｔ−ｎ　　）が選択されて
いるとそのテストデータ（ＴＴｏ。〜Ｔ　Ｉ　ｆｎ−１
１がシングルボートＲＡＭ３に書き込まれ（第４図（Ｃ
）参照）、次のサイクルでライトイネーブル信号ＴＷＢ
を”Ｈ“にして続出状態に入ると第４図（Ｃ）に示すビ
ットセレクト（ＢＳＯ〜ＢＳ　Ｌ）の出力に応じてここ
で書き込まれたデータ（ＴＤＯＯ〜ＴＤＬｍ−１１）あ
るいは（Ｔ　Ｄ　ｍ−Ｔ　Ｄｆｉ−＋　）が出力される
。具体的には、■のサイクルでは、“’ＡＩ”のアドレ
スに“’　Ｉ　１　”のデータを書き込み、■のサイク
ルでは、“Ａ１“のアドレスのデータをＴＤ　ＯＴ　Ｄ
　（ｍ−１１端子からデータを読み出す。■のサイクル
では、“Ａ２゛のアドレスに“Ｉ２゛のデータを書き込
み、■のサイクルでは、“Ａ２パのアドレスのデータを
ＴＤＯ〜Ｔ　Ｄ　（ｎ−＋　、端子からデータを読み出
す。■〜■のサイクルではＴＤＯ〜Ｔ　Ｄ　（ｍ−１）
端子を選択しており、ｍ本のテスト用出力データ端子か
らデータを読み出す。この時、Ｔ　Ｄ　ｍ−Ｔ　Ｄ　＜
ｎ　−＋　＋　の出力は無効（すなわち、Ｚ（ハイイン
ピーダンス）状態とする）である。

■〜■のサイクルではアドレスおよび入力データは同じ
であるが、出力端子はＴ　Ｄ　ｍ−Ｔ　Ｄ　ｔｎ　−１
＞を選択しおり、（ｎ−ｍ）本のテスト用出力データ端
子からデータを読み出すことになる。この時、ＴＤ、〜
ＴＤ、、の出力は無効である。

第５〜７図は、第４図の詳細タイミング図である。マク
ロテストモードのリードモードは第５図の■■■■のタ
イミングを表し、そのライトモードは第６図の■■■■
のタイミングを表す。マクロテストモード端子を“′Ｈ
°′にすると、第７図に示すように、通常モード（ユー
ザーモード）になる。

本発明は、上述したように１個のマクロセル（第１図で
はシングルボートＲＡＭ３）を所定のビットに所定の数
だけ分割し、１個のマクロセルが恰も複数のマクロセル
が存在するかのようにして試験するようにしている。し
たがって、試験のために必要な端子数を制限することが
でき、特に、ピント幅の多分割を行った場合、テストに
必要な外部端子数を大幅に減少させることができる。

以下、上記基本原理に基づいて実施例を説明する。第８
図は本発明に係る半導体集積回路装置の第１実施例を示
す図であり、本実施例はマクロセルとしてシングルボー
トＲＡＭを２個搭載した半導体集積回路装置に適用した
例である。本実施例の説明に当り第１〜３図に示す原理
説明図と同一構成部分には同一番号・同一符号を付して
いる。

第８図において、６１は４ワード×４ビツトのシングル
ボートＲＡＭ、６２は４ワード×８ビツトのシングルポ
ー）ＲＡＭであり、シングルボートＲＡＭ６１．６２は
図示しないランダムロジック回路に接続されている。試
験回路の接続状態を分かり易くするため、図示しないラ
ンダムロジック回路に接続される結線は省略しているが
、第１図に示す原理説明図の場合と同様にして接続され
る。４．５および６３〜６９は外部入力端子、７０．７
１は外部出力端子であり、外部入力端子４にはテストモ
ード選択信号ＭＴＭが、外部入力端子５にはテストモー
ド時のライトイネーブル信号ＴＷＥが、外部入力端子６
３．６４にはテスト回路用アドレス信号ＴＡ。

０〜ＴＡＩがそれぞれ人力されるとともに、各信号ＭＴ
ＭＳＴＷＥ、、ＴＡＯ１ＴＡＩはシングルボートＲＡＭ
６１．６２に並列に接続される。一方、外部入力端子６
５．６６にはテスト回路用入力データ信号Ｔ１０．ＴＩ
Ｉが入力され、ＴＩＯ，Ｔｌｌは分割するビット毎およ
び各ＲＡＭ６１．６２に並列に接続される。また、外部
入力端子６７にはＲＡＭ６１．６２を選択する被試験マ
クロセルの選択信号ＭＳが入力され、外部入力端子６８
．６９にはテストモード時のビット分割試験を行う際の
制御信号Ｂ５０１ＢＳＩがそれぞれ入力される。ＭＳお
よびＢＳＯはイネーブル端子付デコーダ７２を経由して
シングルボー）ＲＡＭ６１の所定のビットのテスト用出
力信号ＴＤＯ−ＴＤ３を選択するバスドライハフ３．７
４に出力され、バスドライバ７３．７４はビット毎に分
割されて入力されたテスト用入力データ信号Ｔ１０−Ｔ
Ｉ３に対応する形で出力されるテスト用出力信号ＴＤＯ
−ＴＤ３を選択する。イネーブル端子付デコーダ７２の
真理値表は第１表に示される。

第１表同様に、インバータ７５を介して入力された被試験マク
ロセルの選択信号ＭＳおよび制御信号Ｂ５０１ＢＳＩは
イネーブル端子付デコーダ７６を経由してシングルボー
トＲＡＭ６２の所定のビットのテスト用出力信号ＴＤＯ
〜ＴＤ７を選択するバスドライバ７７〜８０に出力され
、バスドライバ７７〜８０はビット毎に分割されて入力
されたテスト用入力データ信号ＴＴＯ〜ＴＩ７に対応す
る形で出力されるテスト用出力信号Ｔ−Ｄｏ〜ＴＤ３を
選択する。

イネーブル端子付デコーダ７６の真理値表は第２表に示
される。

第２表ワード×２ビットのＲＡＭが６個あると考えて試験を行
っている。

第３表以上の構成において、本実施例の複合化半導体集積回路
１はシングルボートＲＡ　Ｍ６１．６２ヲ２　個搭載し
ており、シングルボートＲＡＭ６１は４ワード×４ビツ
トを２分割し、シングルボー）ＲＡＭ６２の４ワード×
８ビツトを４分割している。したがって、シングルボー
トＲＡ　Ｍ６１ではＲＡ　Ｍが２分割され、入力は２本
（２ビツト）づつ入り、出力は２本（２ビツト）づつペ
アにしてビットセレクトＢＳＯ，ＢＳＩで制御される。

また、シングルボー）ＲＡＭ６２ではＲＡＭが４分割さ
れ、入力は２本づつ並列に入り、出力は２本づつペアに
してＢ５０１ＢＳＩで制御される。

このように、本実施例ではＭＳ、Ｂ５０１ＢＳ１の信号
により第３表の真理値表に示すように４したがって、従
来の試験回路であれば複数のマクロセルが搭載されてい
て、その中にビット幅の非常に大きいマクロセルが存在
していると、このマクロセルに必要な端子数によってチ
ップ全体の試験用外部端子の数が決まってしまっていた
が、本実施例によればマクロセルを試験する場合に、任
意のビット幅に任意の数だけ分割できるので、大きいマ
クロセルのみビット幅の分割を行うことによってチップ
全体の試験用外部端子の数を削減することができ、マク
ロセルが１個だけ存在する場合でも、大小様々なマクロ
セルが複数個存在する場合でもチップ全体の試験用外部
端子の数ばあ。

まり増加しない。本実施例では８ビツトのシングルボー
トＲＡＭ６２を４分割することにより、従来例では試験
データの入出力に関し８本必要とされていた外部端子を
２本に減らすことができる。実際にはマクロセルに８ビ
ツト以外の、例えば３２ビツトのＲＡＭが搭載されるこ
ともあり、このような場合従来ではマクロセレクト機能
を付けて外部端子を共用したとしても最終的には外部に
３２ビツトで出力する必要があったが、本実施例ではビ
ット幅の大きいＲＡＭであればある程その効果は顕著な
ものとなる。

なお、本実施例では、バスドライバ５４を使用している
がセレクタを使用してもよく、また、デコーダ７２．７
６は使用しないで、外部から分割数分のピントセレクト
信号を設けて、それを直接制御してもよい。また、ビッ
トセレクト信号は２本になっているが、４分割以上する
には、ビットセレクト信号を３本、４本と増やせばよい
。また、分割数が多い場合はＢＳ信号を増やしてデコー
ダでバスドライバをデコーダしてもよい。

第９．１０図は本発明に係る半導体集積回路装置の第２
実施例を示す図であり、本実施例はマクロセルとしてシ
ングルボートＲＡＭとＲＯＭの２個を搭載した例である
。第１〜３図に示した原理説明図および第８図に示した
第１実施例と同一構成部分には同一符号を付している。

第９図において、６１は４ワード×４ビツトのシングル
ボー）ＲＡＭ、８１は４ワード×８ビツトのＲＯＭであ
り、シングルボートＲＡＭ６１は４ワード×４ビツトを
２分割し、ＲＯＭＳ１は４ワード×８ビツトを４分割し
ている。第１Ｏ図はテスト回路を内蔵したＲ　ＯＭＳ１
のブロック図であり、この図において、アドレスバッフ
ァ８２、アドレス遷移検出回路（ＡＴＤ）８３、ロウデ
コーダ８４、コラムデコーダ８５、記憶セルを行、列方
向にマトリクス状に所定の容量で配置したメモリセルア
レイ８６、コラムセレクト８７およびセンスアンプ８８
により構成され、ＲＯＭ８１の内部構成自体は従来のも
のと同様であるため説明は省略する。

マクロセルのテストモード信号ＭＴＭ、テスト。

モード時のライトイネーブル信号ＴＷＥおよびテスト回
路用入力アドレス信号ＴＡＯ１ＴＡＩはシングルボート
ＲＡ　Ｍ６１およびＲＯＭＳ１に並列に接続され、テス
ト回路用入力データＴｌ０１ＴＩＩは分割するシングル
ボートＲＡＭ６１のビア）毎に並列に接続される。また
、テストモード時のビット分割試験を行う際の制御信号
Ｂ５０１ＢＳＩおよび被試験マクロセルの選択信号ＭＳ
はイネーブル端子付デコーダ７２．７６を経由してシン
グルボートＲＡＭ６１およびＲＯＭ８１のマクロセルの
出力を選択する。第９図の回路の真理値表は第４表に示
される。

（来夏、以下余白）第４表したがって、本実施例では、ＭＳ、ＢＳＯ，ＢＳｌの信
号により４ワード×２ビツトのＲＡＭが２個、４ワード
×２ビツトのＲＯＭが４個であると考えて試験を行うこ
とができ、第１実施例と同様の効果を得ることができる
。

第１１．１２図は本発明に係る半導体集積回路装置の第
３実施例を示す図であり、本実施例はマクロセルとして
シングルボートＲＡＭと乗算器の２個を搭載した例であ
る。第１〜３図に示した原理説明図および第８図に示し
た第１実施例と同一構成部分には同一符号を付している
。

第１１図において、６１は４ワード×４ピントのシング
ルポートＲＡＭ、９１は４ワード×４ビツトの乗算器で
あり、シングルポートＲＡ　ＭＳ１は４ワード×４ビツ
トを２分割し、乗算器９１は４ワード×４ビツトを４分
割している第１０図は乗算器９１のブロック図であり、
この図において、乗算器９１は乗数データＡＯＯ〜Ａｆ
ｔ−１１およびテスト回路用乗数データＴＡＯＯ〜ＴＡ
ｔａ−ｎ　が入力されこれら入力データをＭＴＭに従っ
て選択するセレクタ９２と、セレクタ９２により選択さ
れた入力データをバッファリングするマルチプルバッフ
ァ９３と、被乗数データＢ　ＯＯ＝　Ｂ　（ｆｉ−１１
およびテスト回路用被乗数データＴＢＯＯ−ＴＢい−Ｉ
、が入力されこれら入力データをＭＴＭに従って選択す
るセレクタ９４と、ブースデコーダ９５と、マルチプル
アレイ９６と、アダー回路９７と、により構成され、乗
算器９１からの乗算結果はユーザ側の出力ＤＯＯ〜Ｄ（
Ｌとして外部に出力されるとともに、バスドライバ５４
に出力され、バスドライバ５４はＭＳおよびＢＳに従っ
て所定のビットのデータをテスト出力データＴ　Ｄ　０
０　＝Ｔ　Ｄ　（Ｌ−１１として外部に出力される。

第１１図に戻って、１０１〜１０４はクロックＴＣＫ１
〜ＴＣＫ４が入力される外部入力端子、１０５〜１０８
はテスト入力データＴｌ０１ＴＩＩをクロックＴＣＫ　
１〜ＴＣＫ４に同期してランチし、乗数ＴＡＯ〜ＴＡ３
、被乗数ＴＢＯ〜ＴＢ３として乗算器９１に出力するラ
ッチ回路である。乗算器９１はメモリセルとは違い入力
データの入力前にランチ又はフリップフロップ等の回路
を追加してテスト用クロック信号ＴＣＫ　１〜ＴＣＫ４
で制御する必要がある。

マクロセルのテストモード信号ＭＴＭ、テスト回路用入
力データ信号Ｔｌ０−ＴＩＩはシングルポートＲＡＭ６
１および乗算器９１に並列に接続され、Ｔｌ０１Ｔ■１
はさらに分割するシングルボートＲＡ　ＭＳ１のピント
毎に並列に接続される。また、テストモード時のライト
イネーブル信号ＴＷＥおよびテスト回路用人力データ信
号ＴＡＯ，ＴＡＩはシングルポートＲＡＭ６１のみに接
続される。

ＭＳおよびＢＳＯはイネーブル端子付デコーダ７２を経
由してシングルボートＲＡ　ＭＳ１の所定のビットのテ
スト用出力信号ＴＤＯ〜ＴＤ３を選択するバスドライバ
７３に出力され、インパーク７５を介。

して入力された被試験マクロセルの選択信号ＭＳおよび
制御信号Ｂ５０１ＢＳＩはイネーブル端子付デコーダ１
０９を経由して乗算器９１の所定のビットのテスト用出
力信号ＴＤＯ〜ＴＤ７を選択するバスドライバ７７〜８
０に出力される。第１１図の回路の真理値表は第５表で
示される。

第５表したがって、本実施例ではＭＳ、Ｂ５０１ＢＳ１の信号
により４ワード×２ビツトのＲＡＭが２個、出力２ビツ
トの乗算器が４個であると考えて試験を行うことができ
る。ＡＬＵの場合も乗算器と同様に接続することによっ
て端子数を減らして試験を行うことができる。

なお、上記各実施例では、マクロセルが２個の場合であ
るが、勿論これには限定されず、例えば第１３図の第４
実施例に示すように、マクロセレクト信号を増やすこと
によりマクロセルが２個以上の場合でもよい。第１３図
はテスト回路内蔵型シングルポートＲＡＭＩＩＩ、テス
ト回路内蔵型ＲＯＭ１１２、テスト回路内蔵型乗算器１
１３にテスト入力データＴｌ０−Ｔｌ３、テスト入力ア
ドレスＴＡＯ〜ＴＡ２を接続し、テスト出力データＴＤ
Ｏ１ＴＤＩを得るものである。但し、マクロセルのアド
レス端子は各マクロセルの端子に並列に接続し、マクロ
にアドレス端子の定義がない場合（乗算器、ＡＬＵ等）
は接続しない。

また、上記各実施例ではピント幅は２ビツトになってい
るが、ビット幅はどのような大きさのものでもよいこと
は言うまでもなく、さらに１個のマクロセルで分割する
とビット幅が違っていても構わない。例えば、２５６ワ
ード×３６ビツトのＲＡＭを８ビット単位で分割する場
合、２５６ワード×。

８ビットのＲＡＭを４個、２５６ワード×４ビツトのＲ
ＡＭを１個としてもよい。またシングルボートＲＡＭ３
、ＲＯＭ８１、乗算器９１とそれらにテスト回路を外付
けしても同様である。

〔発明の効果〕

本発明によれば、マクロセルを試験する場合に、任意の
ビット幅で任意の数だけ分割しているので、大きいマク
ロセルのみビット幅の分割を行うことによってチップ全
体の試験用外部端子の数を大幅に削減することができる
。

【図面の簡単な説明】

第１〜７図は本発明の詳細な説明するための図であり、第１図はその全体構成図、第２図はそのシングルボートＲＡＭのブロック図、第３図はそのテスト回路内蔵型シングルポートＲＡＭの
ブロック図、第４図はそのタイミングチャート、第５図はマクロテスト時のり一ドモードのタイミングチ
ャート、第６図はマクロテスト時のライトモードのタイミングチ
ャート、第７図はユーザモードのタイミングチャート、第８図は
本発明に係る半導体集積回路装置の第１実施例を示すそ
の全体構成図、第９．１０図は本発明に係る半導体集積回路装置の第２
実施例を示す図であり、第９図はその全体構成図、第１０図はそのテスト回路内蔵型ＲＯＭのブロック図、第１１．１２図は本発明に係る半導体集積回路装置の第
３実施例を示す図であり、第１１図はその全体構成図、第１２図はそのテスト回路内蔵型乗算器のブロック図、第１３図は本発明に係る半導体集積回路装置の第４実施
例を示すマクロセルが２個以上の場合を説。明するための図である。１・・・・・・複合化半導体集積回路（半導体集積回路
装置）、２・・・・・・ランダムロジック回路、３・・・・・・
シングルボートＲＡＭ　（マクロセル）、４〜９．６３
〜６９．１０１〜１０４・・・・・・外部入力端子、ｌＯ・・・・・・外部入出力端子、１１〜１３・・・・・・入力バッファ、１４・・・・・
・双方向人出力バッファ、１５〜１８・・・・・・セレ
クタ回路、１９．２０．５４．７３．７４．７７〜８０
・−・・・・パスドライバ、２１・・・・・・アドレスバス、２２・・・・・・入力データパス、２３・・・・・・出力データパス、３１．３２・・・・・・ランダムロジック回路用人力デ
ータ、３３・・・・・・ランダムロジック回路用入力データ、
３４・・・・・−ライトイネーブル信号、３５・・・・
・・アドレス信号、３６．３７・・・・・・人力データ信号、３８．３９・
・・・・・出力データ信号、４１・・・・・・バッファ
、４２．８２・・・・・・アドレスバッファ、４３．８３
・・・・・・アドレス遷移検出回路、４４・・・・・・
プリチャージ回路、４５．８４・・・・・・ロウデコーダ、４６．８５・・
・・・・コラムデコーダ、４７．８８・・・・・・セン
スアンプ、４８・・・・・・ライトアンプ、４９．８７・・・・・・コラムセレクト、５０・・・・
・・メモリセルアレイ、５１〜５３・・・・・・セレクタ、６１．６２・・・・・・シングルボートＲＡＭ　（マク
ロセル）、７０．７１・・・・・・外部出力端子、７２．７６・・
・・・・イネーブル端子付デコーダ、８１・・・・・・
ＲＯＭ　（マクロセル）、９１・・・・・・乗算器（マ
クロセル）、９２．９４・・・・・・セレクタ、９３・・・・・・マルチプルバッファ、９５・・・・・
・ブースデコーダ、９６・・・・・・マルチプルアレイ、９７・・・・・・アダー回路、１０５〜１０８・・−・・・ラッチ回路、ＩＯ２・・・
・・・イネーブル端子付デコーダ、１１１・・・・・・
テスト回路内蔵型シングルポートＲＡＭ（マクロセル）
、１１２・・・・・・テスト回路内蔵型ＲＯＭ　（マクロ
セル）、１１３・・・・・・テスト回路内蔵型乗算器（
マクロセル）、ＭＴＭ・・・・・・テストモード選択信
号、ＴＷＥ・・・・・・テストモード時のライトイネー
ブル信号、ＴＡＯ，ＴＡＩ・・・・・・テスト回路用ア
ドレス信号、ＭＳ・・・・・・被試験マクロセルの選択
信号、Ｂ５０１ＢＳＩ・・・・・・ビットセレクト信号
、ＴＩＯ〜ＴＩ３・・・・・・テスト回路用入力データ
信号、ＴＤＯ−ＴＤ３・・・・・・テスト用出力信号。マクロテストモードマクロテストモード、ライトモード・リードモード原理説明のマクロテスト時のリードモードのタイミング
チャート原理説明のマクロテスト時のライトモードのタ
イミングチャート第図第図ユーザモード原理説明のユーザモードのタイミングチャート〇− ロロＨ）−＋

Claims

【特許請求の範囲】

１チップ内にランダムロジック回路とマクロセルを混載
した半導体集積回路装置において、前記チップ内に外部
からの試験信号に基づいて前記マクロセルの試験を行う
試験回路を設け、該試験回路は、１つのマクロセルを所
定のビット幅を有する複数のマクロセルに分割し、分割
後のマクロセルに対して前記試験を行うように構成され
たことを特徴とする半導体集積回路装置。