JPH03268355A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03268355A JPH03268355A JP2067564A JP6756490A JPH03268355A JP H03268355 A JPH03268355 A JP H03268355A JP 2067564 A JP2067564 A JP 2067564A JP 6756490 A JP6756490 A JP 6756490A JP H03268355 A JPH03268355 A JP H03268355A
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- JP
- Japan
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- photoresist
- film
- oxide film
- boron
- nitride film
- Prior art date
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＬＯＣＯＳ（Ｌｏａａｌ ０ｘｄａ＆ｉｏｎ
ｏｆ ５ｉｌｉｅｏａＪ法による素子分離のための酸
化膜形成の際の窒化膜パターニング後に、ウェル形成を
行なう半導体装置の製造方法に関するものである。
ｏｆ ５ｉｌｉｅｏａＪ法による素子分離のための酸
化膜形成の際の窒化膜パターニング後に、ウェル形成を
行なう半導体装置の製造方法に関するものである。
第２図は従来の半導体装置の製造工程を示した断面図で
、図において、（１）はシリコン基板、１２１は酸化膜
１．１３１は窒化膜１．１４１はフォトレジスト】、（
５）はボロン１ 、（７）は燐、（８）はＮ−拡散領域
、（９）はＰ〜拡拡散域域αＧはフォトレジスタ３、■
はボロン２、鰺は戸拡散領域、餞はボロン３．α尋はゲ
ート電極、（至）はフォトレジスト４、（至）は窒化膜
２、いは酸化膜２である。
、図において、（１）はシリコン基板、１２１は酸化膜
１．１３１は窒化膜１．１４１はフォトレジスト】、（
５）はボロン１ 、（７）は燐、（８）はＮ−拡散領域
、（９）はＰ〜拡拡散域域αＧはフォトレジスタ３、■
はボロン２、鰺は戸拡散領域、餞はボロン３．α尋はゲ
ート電極、（至）はフォトレジスト４、（至）は窒化膜
２、いは酸化膜２である。
次に製造工程について説明する。
まず、シリコン基板（１）上に熱酸化法により酸化膜２
（ロ）を形成し、この酸化膜２亜上にＣＶＤ ｆｃｈｅ
ｍｉａａｌ Ｖａｐｏｒ Ｄ＊ｐｏａｉ４ｉｏｎ）法に
より窒化膜２Ｑａを形成した後、フォトレジスト４０５
をマスクにして、乾式エツチング法により窒化膜２０ａ
のエツチングを行なう。そして、フォトレジスト２０Ｂ
及び窒化膜２Ｑ１）をマスクにしてボロン１（５）の注
入を行なうＣ第２図（ｍｌ参照）。
（ロ）を形成し、この酸化膜２亜上にＣＶＤ ｆｃｈｅ
ｍｉａａｌ Ｖａｐｏｒ Ｄ＊ｐｏａｉ４ｉｏｎ）法に
より窒化膜２Ｑａを形成した後、フォトレジスト４０５
をマスクにして、乾式エツチング法により窒化膜２０ａ
のエツチングを行なう。そして、フォトレジスト２０Ｂ
及び窒化膜２Ｑ１）をマスクにしてボロン１（５）の注
入を行なうＣ第２図（ｍｌ参照）。
続いて、フォトレジスト４Ｑ５の除去を行なった後、熱
酸化法により酸化を行なう（第２開山）参照）。
酸化法により酸化を行なう（第２開山）参照）。
次いで、窒化膜２Ｑ６を湿式エツチング法により除去し
た後、ＬＯＣＯＳ法により形成された酸化膜２亜をマス
クにして燐（７）の注入を行なう（第２図（６）参照）
。続いて熱拡散法により、ボロン１（５）及び燐（７）
を５μｍ程度まで拡散させ、Ｎ−拡散領域（８）及びＰ
−拡散領域（９）を形成した後１ｍ式エツチング法によ
りシリコン基板（１）の表面上に形成されている酸化膜
２卯を除去する（第２図（ｄ）参照）。続いて第２図（
ｍｌと同様に、窒化膜１（３）のパターニングを行なっ
た後Ｃ第２図（ＩＩ）参照）、フォトレジスト３ ＱＱ
を形成し、素子分離機能強化のためのボロン２ＣＬＩ）
ヲ注入するＣ第２図（ｆ）参照）。さらに、上記フォト
レジスト３αＯ及びフォトレジスト】Ｌ４）を除去した
後、熱酸化法及び熱拡散法により部分的に膜厚の厚い酸
化膜１（２）及び戸拡散領域■を形成しく第２図は）参
照）、酸化膜】（２）の表面上に形成されている窒化膜
１（３）の除去を行ない、トランジスタの閾値電圧決定
のためのボロン３Ｑ３の注入を行なう（第２図（ｈｌ参
照）。最後に、シリコン基板（１）表面上に形成されて
いる薄い酸化膜１（２）の除去を行なった後、熱酸化に
よりゲート酸化膜及びＣＶＴ）或いはスパッタ法により
、多結晶シリコンやＷｓｉｚなどのゲート材料を酸化膜
１（２）表面上に形成し、写真製版及び乾式エツチング
法により選択的にゲート電極（財）を形成する。
た後、ＬＯＣＯＳ法により形成された酸化膜２亜をマス
クにして燐（７）の注入を行なう（第２図（６）参照）
。続いて熱拡散法により、ボロン１（５）及び燐（７）
を５μｍ程度まで拡散させ、Ｎ−拡散領域（８）及びＰ
−拡散領域（９）を形成した後１ｍ式エツチング法によ
りシリコン基板（１）の表面上に形成されている酸化膜
２卯を除去する（第２図（ｄ）参照）。続いて第２図（
ｍｌと同様に、窒化膜１（３）のパターニングを行なっ
た後Ｃ第２図（ＩＩ）参照）、フォトレジスト３ ＱＱ
を形成し、素子分離機能強化のためのボロン２ＣＬＩ）
ヲ注入するＣ第２図（ｆ）参照）。さらに、上記フォト
レジスト３αＯ及びフォトレジスト】Ｌ４）を除去した
後、熱酸化法及び熱拡散法により部分的に膜厚の厚い酸
化膜１（２）及び戸拡散領域■を形成しく第２図は）参
照）、酸化膜】（２）の表面上に形成されている窒化膜
１（３）の除去を行ない、トランジスタの閾値電圧決定
のためのボロン３Ｑ３の注入を行なう（第２図（ｈｌ参
照）。最後に、シリコン基板（１）表面上に形成されて
いる薄い酸化膜１（２）の除去を行なった後、熱酸化に
よりゲート酸化膜及びＣＶＴ）或いはスパッタ法により
、多結晶シリコンやＷｓｉｚなどのゲート材料を酸化膜
１（２）表面上に形成し、写真製版及び乾式エツチング
法により選択的にゲート電極（財）を形成する。
以上のように従来は、ウェル形成後に素子分離用の酸化
膜形成を行なっていた。
膜形成を行なっていた。
従来の半導体装置の製造方法は、ウェル形成後のフィー
ルド工程のマスク合わせのためにＰｏｈ 。
ルド工程のマスク合わせのためにＰｏｈ 。
Ｎａｈとで段差を付けていたので、ゲートの写真製版時
の７オトレジストの膜厚がＰａｈ％Ｎａｈとで不均一と
なり、Ｐａｂ −Ｎａｂでゲート寸法に差が生じるとい
う問題点があった。
の７オトレジストの膜厚がＰａｈ％Ｎａｈとで不均一と
なり、Ｐａｂ −Ｎａｂでゲート寸法に差が生じるとい
う問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、Ｐａｈ 、 Ｎａｈのゲート寸法を均一に仕
上げることのできる半導体装置の製造方法を得ることを
目的とする。
たもので、Ｐａｈ 、 Ｎａｈのゲート寸法を均一に仕
上げることのできる半導体装置の製造方法を得ることを
目的とする。
この発明に係る半導体装置の製造方法は、素子分離のた
めのＬＯＣＯＳ法の酸化膜形成の際の窒化膜パターニン
グ後にウェル形成を行ない、Ｐａｈ、 Ｎａｈノ段差（
？無くしたものである。
めのＬＯＣＯＳ法の酸化膜形成の際の窒化膜パターニン
グ後にウェル形成を行ない、Ｐａｈ、 Ｎａｈノ段差（
？無くしたものである。
この発明における半導体装置の製造方法は、Ｐａｈ 、
Ｎａｈの段差を無くすことにより、ゲート写真製版時
のレジスト膜厚が均一となり、Ｐａｈ、 Ｎｅｈのゲー
ト寸法を均一に仕上げることができる。
Ｎａｈの段差を無くすことにより、ゲート写真製版時
のレジスト膜厚が均一となり、Ｐａｈ、 Ｎｅｈのゲー
ト寸法を均一に仕上げることができる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体装置の製造方法を
工程順に示す断面図である。図において、（１）はシリ
コン基板、（２）は酸化膜１ 、 （３）は窒化Ｍ Ｉ
、 １４＋は７オトレジスト］ 、 ＋５１はボロン
１、（６）はフォトレジスト２、（７）は燐、（８）は
Ｎ−拡散領域、ｔｏ）ハＰ−拡散領域、σＧはフォトレ
ジスト３、■はボロン２．Ｑ２は戸拡散領域、儲はボロ
ン３、α４はゲート電極である。
図はこの発明の一実施例による半導体装置の製造方法を
工程順に示す断面図である。図において、（１）はシリ
コン基板、（２）は酸化膜１ 、 （３）は窒化Ｍ Ｉ
、 １４＋は７オトレジスト］ 、 ＋５１はボロン
１、（６）はフォトレジスト２、（７）は燐、（８）は
Ｎ−拡散領域、ｔｏ）ハＰ−拡散領域、σＧはフォトレ
ジスト３、■はボロン２．Ｑ２は戸拡散領域、儲はボロ
ン３、α４はゲート電極である。
次に製造方法について説明する。まず、シリコン基板（
１３上に熱酸化法により酸化膜１（２）を形成しこの酸
化膜１（２１上にＣＶＤ法で窒化膜１ｃ３１を形成した
後、フォトレジスト１（４）をマスクにして乾式エツチ
ング法により、窒化膜１（３）のエツチングを行ない、
フォトレジスト１１４）及び窒化膜１（３）及び酸化膜
１（２）を突き抜けるような加速電圧でボロン１を全面
に注入する〔第１図（Ｋｌ参照）。続いて、フォトレジ
スト１（４）で作られたアライメントマークを用いてマ
スク合わせを行ない、Ｎａｈ領域に７オトレシス） ２
（６）を形成した後、このフオトレジス）−２＋６１
をマスクにして先に注入されたボロンを打ち消し、更に
この領域がＮ−になる様に燐（７）をＰａｂ側の７オト
レジストＩＬ４）、窒化膜１（３）、酸化膜１（２）を
突き抜ける程度の加速電圧で注入する（第１図（ｂ）参
照）。次いで、フォトレジスト１及び２（４）、（６）
の除去を行なった後、ボロン１（５）、燐（７）を窒素
雰囲気の熱拡散法により５μｍ程度まで拡散させ、Ｎ−
拡散領域（８）及びＰ′″拡散領Ｍ （９）を形成する
（＠１区（（＋１参照）、続いて、酸化膜１（２）及び
窒化膜１（３）の表面に前記窒化膜１（３）で作られた
アライメントマークを用いてマスク合わせを行ないフォ
トレジスト３ωを形成し、このフォトレジスト３αＯを
マスクにして、素子分離機能強化のためのボロン２０を
注入する（笛１図（ｄｌ参照］。更に、フォトレジスト
３αＯを除去した後、熱酸化及び熱拡散法により、部分
的に膜厚の厚い酸化膜１（２１及びＰ＋拡散領域口を形
成する（第１図（６１参照）。その後従来例と同様に、
トランジスタの閾値電圧決定のためのボロン３Ｑ３の注
入〔第１図（ｆｌ参照）、そして最後にゲート電極α４
を形成する（第１図（ｇ）参照】。
１３上に熱酸化法により酸化膜１（２）を形成しこの酸
化膜１（２１上にＣＶＤ法で窒化膜１ｃ３１を形成した
後、フォトレジスト１（４）をマスクにして乾式エツチ
ング法により、窒化膜１（３）のエツチングを行ない、
フォトレジスト１１４）及び窒化膜１（３）及び酸化膜
１（２）を突き抜けるような加速電圧でボロン１を全面
に注入する〔第１図（Ｋｌ参照）。続いて、フォトレジ
スト１（４）で作られたアライメントマークを用いてマ
スク合わせを行ない、Ｎａｈ領域に７オトレシス） ２
（６）を形成した後、このフオトレジス）−２＋６１
をマスクにして先に注入されたボロンを打ち消し、更に
この領域がＮ−になる様に燐（７）をＰａｂ側の７オト
レジストＩＬ４）、窒化膜１（３）、酸化膜１（２）を
突き抜ける程度の加速電圧で注入する（第１図（ｂ）参
照）。次いで、フォトレジスト１及び２（４）、（６）
の除去を行なった後、ボロン１（５）、燐（７）を窒素
雰囲気の熱拡散法により５μｍ程度まで拡散させ、Ｎ−
拡散領域（８）及びＰ′″拡散領Ｍ （９）を形成する
（＠１区（（＋１参照）、続いて、酸化膜１（２）及び
窒化膜１（３）の表面に前記窒化膜１（３）で作られた
アライメントマークを用いてマスク合わせを行ないフォ
トレジスト３ωを形成し、このフォトレジスト３αＯを
マスクにして、素子分離機能強化のためのボロン２０を
注入する（笛１図（ｄｌ参照］。更に、フォトレジスト
３αＯを除去した後、熱酸化及び熱拡散法により、部分
的に膜厚の厚い酸化膜１（２１及びＰ＋拡散領域口を形
成する（第１図（６１参照）。その後従来例と同様に、
トランジスタの閾値電圧決定のためのボロン３Ｑ３の注
入〔第１図（ｆｌ参照）、そして最後にゲート電極α４
を形成する（第１図（ｇ）参照】。
なお、上記実施例ではＮｗｅｌｌ、 ＰｗａｌｌのＴ
ｗｉｎｗａｌｌの場合について説明したが、Ｎｗ＠ｌｌ
或いはＰｗｅ目のみのＳｉｎｇｌｅ ｗｅｌｌの場合で
あってもよく、また、Ｔ ｗｉｎ ｗｓｌｌ の場合
のウェル形成の写真製版で、Ｎｗ＠ｌｌ、Ｐｗｓｌｌ別
々にレジストパターンを形成しても上記実施例と同様の
効果を奏する。
ｗｉｎｗａｌｌの場合について説明したが、Ｎｗ＠ｌｌ
或いはＰｗｅ目のみのＳｉｎｇｌｅ ｗｅｌｌの場合で
あってもよく、また、Ｔ ｗｉｎ ｗｓｌｌ の場合
のウェル形成の写真製版で、Ｎｗ＠ｌｌ、Ｐｗｓｌｌ別
々にレジストパターンを形成しても上記実施例と同様の
効果を奏する。
以上のようにこの発明によれば、 ＬＯＣＯＳ法による
素子分離の酸化膜形成の際の窒化膜パターニング後にウ
ェルを形成したので、ｐａｈ 、 Ｎａｈで段差が生じ
なくなり、後のゲート写真製版時のレジスト膜厚が均一
となり、ゲート寸法をＰａｈ 、 Ｎｏｈとで均一に仕
上げろことができる効果がある。
素子分離の酸化膜形成の際の窒化膜パターニング後にウ
ェルを形成したので、ｐａｈ 、 Ｎａｈで段差が生じ
なくなり、後のゲート写真製版時のレジスト膜厚が均一
となり、ゲート寸法をＰａｈ 、 Ｎｏｈとで均一に仕
上げろことができる効果がある。
第１図（ａｔ〜（ｇｌはこの発明の一実施例による半導
体装置の製造方法を工程順に示す断面図、第２図（畠）
〜山は従来の半導体装置の製造方法゛を工程順に示す断
面図である。 図において、（１）はシリコン基板、１２）は酸化膜１
、（３）は窒化膜１ 、＋４１はフォトレジスト１ 、
ｔｓ＋はボロン１ 、 ＋１５１は７オトレジスト２、
（７）は燐、（８）はＮ−拡散領域、（９）はＰ−″拡
散領域、ａＯはフォトレジスト３、■はボロン２、＠は
Ｐ拡散領域、口はボロン３、α４はゲート電極を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
体装置の製造方法を工程順に示す断面図、第２図（畠）
〜山は従来の半導体装置の製造方法゛を工程順に示す断
面図である。 図において、（１）はシリコン基板、１２）は酸化膜１
、（３）は窒化膜１ 、＋４１はフォトレジスト１ 、
ｔｓ＋はボロン１ 、 ＋１５１は７オトレジスト２、
（７）は燐、（８）はＮ−拡散領域、（９）はＰ−″拡
散領域、ａＯはフォトレジスト３、■はボロン２、＠は
Ｐ拡散領域、口はボロン３、α４はゲート電極を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- シリコンゲートＭＯＳトランジスタの形成において、Ｌ
ＯＣＯＳ法による素子分離のための酸化膜形成の際の窒
化膜パターニング後に、この窒化膜上に形成されている
フォトレジストパターンで作られたアライメントマーク
でマスク合わせを行ない、このレジストパターンをマス
クにして不純物を注入し更に熱処理を行なってウェルを
形成したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067564A JPH03268355A (ja) | 1990-03-16 | 1990-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2067564A JPH03268355A (ja) | 1990-03-16 | 1990-03-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03268355A true JPH03268355A (ja) | 1991-11-29 |
Family
ID=13348583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2067564A Pending JPH03268355A (ja) | 1990-03-16 | 1990-03-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03268355A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362670A (en) * | 1992-08-10 | 1994-11-08 | Sharp Kabushiki Kaisha | Semiconductor device producing method requiring only two masks for completion of element isolation regions and P- and N-wells |
| US20140038383A1 (en) * | 2012-08-06 | 2014-02-06 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device using photo key |
-
1990
- 1990-03-16 JP JP2067564A patent/JPH03268355A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362670A (en) * | 1992-08-10 | 1994-11-08 | Sharp Kabushiki Kaisha | Semiconductor device producing method requiring only two masks for completion of element isolation regions and P- and N-wells |
| US20140038383A1 (en) * | 2012-08-06 | 2014-02-06 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device using photo key |
| KR20140019632A (ko) * | 2012-08-06 | 2014-02-17 | 삼성전자주식회사 | 포토키를 이용한 반도체 소자의 제조 방법 |
| US9230808B2 (en) * | 2012-08-06 | 2016-01-05 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device using photo key |
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