JPH08203995A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＬＯＣＯＳ酸化後にウエルを形成するプロセ
スにおいてゲート酸化膜の耐圧劣化のないウエル形成お
よび素子分離形成を行う。 【構成】 シリコン基板１を熱酸化して、第１の酸化膜
２を形成し、第１の酸化膜２上に窒化膜５を堆積する。
次に、素子分離のレジストパターン６を形成した後、窒
化膜５をエッチングし、レジスト６等の除去後、酸化に
より素子分離用の酸化膜１０を形成し、その後、窒化膜
５を除去する。続いてＮウエル形成用レジストパターン
７を形成し、Ｎウエル用不純物のリン８を注入し、注入
不純物を拡散させてウエルを形成するための熱処理を施
す。その後、第１の酸化膜２を除去し、再度熱酸化によ
り第２の酸化膜１１を形成する。このように第２の酸化
膜１１をウエルを形成するための熱処理以降に形成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は熱酸化膜による素子分離
と不純物の導入および熱処理を行なう工程を備えた半導
体装置の製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置の素子分離にはＬＯＣ
ＯＳ（Local Oxdation of Silicon）法が広く使用され
ている。

【０００３】図４は従の半導体装置の製造プロセスの断
面図を示したものである。図４において、１は素子を形
成するためのシリコン基板、２は第１の酸化膜でＬＯＣ
ＯＳ形成時の応力緩和用に使用される。５は窒化膜でこ
の窒化膜のパターンで素子分離する領域を区別し、ＬＯ
ＣＯＳ酸化膜が形成されないようにする。１０は素子分
離用のＬＯＣＯＳ酸化膜、１１は第２の酸化膜である。

【０００４】以下に従来の素子分離の形成方法につい
て、図４を参照しながら説明する。まず、シリコン基板
１を熱酸化して約２０nmの第１の酸化膜２を形成し、そ
の後、Ｐウエルを形成するために、ボロンイオン３を１
８０keVのエネルギーでドーズ量約６Ｅ１２の注入をシ
リコン基板１全面に行なう（図４（ａ））。このときに
Ｎウエルの領域にもボロンが注入されるが、後のＮウエ
ル形成用のリンイオン８の注入時にボロンの影響を補償
する。次に、第１の酸化膜２上に窒化膜５をＬＰＣＶＤ
法により約１６０nm堆積させる。素子分離のレジストパ
ターン６をフォトリソグラフィ技術を用いて形成後、ド
ライエッチ技術を用いて窒化膜５をエッチングし（図４
（ｂ））、レジスト６の除去とシリコン基板の洗浄後、
Ｎウエル９を形成するためのレジストパターン７をフォ
トリソグラフィ技術を用いて形成し、リン８を３６０ke
Vでドーズ量約1.8Ｅ13で注入した（図４（ｃ））。その
後、酸化により約４００nmのＬＯＣＯＳ酸化膜１０を形
成し、窒化膜５を約１５０℃の熱リン酸で完全に除去す
る（図４（ｄ））。その後、バッファード弗酸を用いて
第１の酸化膜２を除去し（図４（ｅ））、再度熱酸化に
より約１０ｎｍの第２の酸化膜１１を形成する（図４
（ｆ））。次に、注入不純物を拡散させてウエルを形成
させるために約１１００℃、９６０分の熱処理を施す。

【０００５】この後はトランジスタや配線を順次形成し
ていくことになるが、そのプロセスは従来の形成プロセ
スと同じなので省略する。以上のように構成された半導
体装置の製造方法により作製されたゲート酸化膜の耐圧
は劣化しておりデバイス信頼性上問題がある。

【０００６】また、目的は異なるが不純物導入および熱
処理によるウエルの形成と素子分離を形成する半導体装
置の製造方法の一例としては、例えば、特開平１−１３
６３６３号公報または特開平３−２６８３５５号公報に
記載されたものが挙げられる。

【０００７】

【発明が解決しようとする課題】上記に示したよう従来
の製造方法ではゲート酸化膜の耐圧が劣化するという問
題点を有していた。

【０００８】従って本発明は上記問題点に鑑み、その目
的は、ゲート酸化膜の耐圧劣化が発生しない半導体装置
の製造方法を提供することにある。

【０００９】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、素子分離用の酸
化膜形成工程と不純物を拡散させるための熱処理工程と
第２の酸化膜を形成する工程を含み、前記素子分離用の
酸化膜形成工程以降に前記不純物を拡散させるための熱
処理工程を実施し、前記不純物を拡散させるための熱処
理工程以降に前記第２の酸化膜形成を実施するという構
成を備えたものである。

【００１０】

【作用】本発明においてゲート酸化膜耐圧を劣化させる
要因を検討した結果、ゲート酸化膜の耐圧劣化は熱処理
時に素子分離用の酸化膜であるＬＯＣＯＳ酸化膜周辺の
シリコン基板極表面に形成された欠陥によりゲート酸化
膜が薄膜化しているためであると推定される。

【００１１】本発明は上記した構成によって、熱処理時
に発生したゲート酸化膜の耐圧劣化要因を第２の酸化膜
を形成することにより酸化膜に取り込んでしまう。その
後、ゲート酸化膜を形成することにより耐圧劣化が発生
しないことになる。

【００１２】

【実施例】以下本発明の一実施例の半導体装置の製造方
法について、図面を参照しながら説明する。

【００１３】（実施例１）以下本発明の第１の実施例に
ついて図面を参照しながら説明する。

【００１４】図１は本発明の第１の実施例における半導
体装置の製造プロセスの断面図を示したものである。

【００１５】本実施例では、従来例と異なり、ウエル形
成用注入を省略しており、ウエルを形成するための熱処
理を図中の図１（ｃ）または図１（ｄ）の段階でそれぞ
れ処理した場合のゲート酸化膜耐圧を評価した。また、
ゲート酸化膜耐圧のウエルを形成するための熱処理条件
依存性についても評価を行った。図１に於て、従来例の
図４と同一の機能を有するものには同一の符号を付して
その詳細な説明を省略する。なお、当然ゲート酸化膜を
形成する時には第２の酸化膜１１は除去されている。

【００１６】以上のようなプロセスで作製されたゲート
酸化膜の耐圧評価結果について、以下に説明する。図２
は処理条件とゲート酸化膜耐圧の関係を示したものであ
る。１１００℃では３時間以上、１１５０℃では１時間
以上の熱処理を行なうとゲート酸化膜の耐圧が劣化して
いくことがわかる。従って、ゲート酸化膜の耐圧を劣化
させないためには上記の熱処理時間以内でなければなら
ない。また、このことより不純物導入の有無はゲート酸
化膜の耐圧劣化と無関係であることがわかる。さらに、
熱処理温度Ｔとゲート酸化膜の耐圧が劣化しない処理時
間ｔの関係は次式で表せると考えられる。

【００１７】 ｔ＝３×（１１５０ーＴ）／５０ ・・・（１） 式（１）より、任意の温度における熱処理時間の限界を
導出することができる。

【００１８】次に、プロセスの順番を入れ換えてＬＯＣ
ＯＳ酸化膜形成（図１（ｃ））と第２の酸化膜形成（図
１（ｄ））の間にウエル形成用熱処理１２を行なった場
合には耐圧劣化は認められないが（図２）、第２の酸化
膜形成後にウエル形成用熱処理１３を実施した場合には
ゲート酸化膜の耐圧劣化が発生している。

【００１９】従って、図１１（ｃ）の段階の後にウエル
形成用の熱処理を行い、この熱処理の後に第２の酸化膜
１１を形成してやると、ゲート酸化膜の耐圧を向上させ
ることができる。さらに詳しく検討した結果より、第２
の酸化膜厚を１０ｎｍにするとゲート酸化膜耐圧歩留り
低下がみられる場合もあるために、第２の酸化膜厚は１
０ｎｍ以上必要である。

【００２０】以上のように、第２の酸化膜を形成する工
程をウエルを形成するための熱処理以降に実施すること
により、ゲート酸化膜の耐圧劣化を抑制することができ
る。

【００２１】なお、上記の実施例において、窒化膜５の
除去をウエルを形成するための熱処理以前に実施した
が、ウエルを形成するための熱処理以降に実施してもよ
い。

【００２２】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。

【００２３】図３は本発明の第２の実施例における半導
体装置の製造プロセスの断面図を示したものである。

【００２４】図４に示した従来のプロセスと異なるのは
Ｎウエル形成用注入をＬＯＣＯＳ酸化後に実施した点で
ある（図３（ｄ））。図３に於て、図４と同一の機能を
有するものには同一の符号を付してその詳細な説明を省
略する。

【００２５】以上のように構成された半導体装置の製造
方法について、以下そのプロセスを説明する。素子分離
のパターン６を形成して、窒化膜５をドライエッチング
法によりエッチングするまでは上記従来例と全く同じで
ある。次に、熱酸化により約４００nmのＬＯＣＯＳ酸化
膜１０を形成し、その後、約１５０℃の熱リン酸により
窒化膜５を除去する。次に、Ｎウエル形成用レジストパ
ターン７を作製し、リンの２価８を１８０keVのエネル
ギーでドーズ量約1.8Ｅ13で注入した（図３（ｄ））。
その後、ウエルを形成するために約１１００℃、９６０
分の熱処理１２を施した。次に、第１の酸化膜２をバッ
ファード弗酸によりウエットエッチングし（図３
（ｅ））、再度１０ｎｍの第２の酸化膜１１を形成する
（図３（ｆ））。以後、従来の技術を用いてトランジス
タおよびアルミ電極を形成して、トランジスタ特性やゲ
ート酸化膜の耐圧を評価した。

【００２６】この第２の実施例で作製したゲート酸化膜
についても耐圧劣化はない。また、本実施例のプロセス
で作製したトランジスタは従来例で作製されたトランジ
スタと同等の性能を有していることが確認された。

【００２７】なお、本発明の実施例ではウエル形成工程
を中心に記述したが、フラッシュメモリ等に使用されて
いる拡散層配線の形成工程等、ゲート酸化膜形成前に行
なわれる不純物導入とその後の熱処理プロセスに、熱処
理以降に第２の酸化膜を形成する技術を適用することが
できる。さらに、本発明より明らかなようにゲート酸化
膜の耐圧劣化は基板上の立体構造と熱処理の関係におい
て誘発されるものであり、不純物を導入する方法や不純
物を導入するタイミングには依存していない。したがっ
て、本実施例ではイオン注入装置を用いて不純物を導入
したが、熱拡散による不純物導入でもかまわない。

【００２８】

【発明の効果】以上のように本発明は不純物を拡散させ
るための熱処理工程以降に第２の酸化膜形成工程を実施
することにより、熱処理時に発生する欠陥を除去するこ
とが可能になり、ゲート酸化膜の耐圧劣化等を防止する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体装置の製
造方法の工程断面図

【図２】同実施例におけるゲート酸化膜耐圧の熱処理条
件依存性を示す図

【図３】本発明の第２の実施例における半導体装置の製
造方法の工程断面図

【図４】従来例における半導体装置の製造方法の工程断
面図

【符号の説明】

１ シリコン基板 ８ リン２価（Ｎウエル形成用不純物） １０ ＬＯＣＯＳ酸化膜 １１ 第２の酸化膜

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体基板上に第１の酸化膜を形成する工
   程と、前記第１の酸化膜上に窒化膜を選択的に形成する
   工程と、前記窒化膜をマスクとして酸化を行い前記半導
   体基板上に素子分離領域を形成する工程と、前記素子分
   離領域を形成する工程の後に前記第１の酸化膜を除去す
   る工程と、前記第１の酸化膜を除去した後に前記半導体
   基板上の素子形成領域に第２の酸化膜を形成する工程と
   を有する半導体装置の製造方法であって、前記素子分離
   領域を形成する工程の前に前記半導体基板にウエル形成
   用の不純物を導入する工程を有し、前記素子分離領域を
   形成する工程と前記第２の酸化膜を形成する工程との間
   に前記半導体基板に導入された不純物を拡散する熱処理
   を行う工程を有することを特徴とする半導体装置の製造
   方法。
2. 【請求項２】第２の酸化膜を除去した後、ゲート酸化膜
   を形成する工程を付加したことを特徴とする請求項１に
   記載の半導体装置の製造方法。
3. 【請求項３】第２の酸化膜の膜厚が１０ｎｍ以上である
   ことを特徴とする請求項１または２に記載の半導体装置
   の製造方法。
4. 【請求項４】熱処理を行う工程において、熱処理温度が
   １１００℃の場合は熱処理時間を３時間以内にし、前記
   熱処理温度が１１５０℃の場合は前記熱処理時間を１時
   間以内にすることを特徴とする請求項１〜３いずれかに
   記載の半導体装置の製造方法。